Mạch logic tuần tự
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (295.51 KB, 39 trang )
MẠCH LOGIC TUẦN TỰ
MẠCH ĐẾM
CÁC BƯỚC PHÂN TÍCH MẠCH ĐẾM ĐỒNG BỘ
Bước 1: Xác định các biểu thức ngõ vào J
i
, K
i
Bước 2: Từ trạng thái hiện tại của các ngõ ra Q
i
,
xác định trạng thái của J
i,
K
i
Bước 3: Xác định trạng thái tiếp theo của các ngõ
ra Q
i
theo J
i
K
i
và bảng hoạt động.
Bước 4: Lập lại bước 2 và bước 3 đến khi các
ngõ ra quay về trạng thái ban đầu
MẠCH LOGIC TUẦN TỰ
MẠCH ĐẾM
Xác định điều kiện kích thích cho các Flip-Flop
• Để xác định điều kiện kích thích cho các Flip-Flop tuỳ
theo đáp ứng cần có ta sử dụng bảng sau:
Đáp ứng Kích thích
Q
N
→ Q
N+1
S
N
R
N
J
N
K
N
T
N
D
N
0 → 0
0 x 0 x 0 0
0 → 1
1 0 1 x 1 1
1 → 0
0 1 x 1 1 0
1 → 1
x 0 x 0 0 1
THIẾT KẾ MẠCH ĐẾM ĐỒNG BỘ
MẠCH LOGIC TUẦN TỰ
MẠCH ĐẾM
Ví dụ thiết kế mạch đếm Đồng bộ 3 bit, đếm lên từ 0 đến 7 , Modulo =8
MẠCH LOGIC TUẦN TỰ
MẠCH ĐẾM
J
0
= K
0
= 1
J
1
= K
1
= Q
0
J
2
= K
2
= Q
0
Q
1
J
K
CLK
Q
1
J
K
CLK
Q
2
J
K
CLK
Q
3
CLOCK
1
Giới thiệu các IC đếm chuyên dụng
BCD TO 7 SEGMENT DISPLAY
SW 1,2,3,4
74LS90
2
14
3
1
6
7
12
9
8
11
MR1
CP0
MR2
CP1
MS1
MS2
Q0
Q1
Q2
Q3
CLOCK
IC 74LS90 là IC đếm thập phân (đếm 2x5)
CP0:xung clock khối đếm 2; CP1: xung clock khối đếm 5
MR1,MR2: Reset về 0; MS1,MS2 set về 9.
Q0: ngõ ra khối đếm 2, Q1Q2Q3: ngõ ra khối đếm 5
MẠCH LOGIC TUẦN TỰ
MẠCH ĐẾM
Giới thiệu các IC đếm chuyên dụng
IC 74LS390 là IC gồm 2 khối đếm thập phân
CP0:xung clock khối đếm 2; CP1: xung clock khối đếm 5
CLR: Clear tích cực mức cao
Q
0
Q
1
Q
2
Q
3
: ngõ ra khối đếm 10
MẠCH LOGIC TUẦN TỰ
MẠCH ĐẾM
74LS390
SW6
SW5
1
4
2
3
5
6
7
15
12
14
13
11
10
9
CP0
CP1
CLR
Q0
Q1
Q2
Q3
CP0
CP1
CLR
Q0
Q1
Q2
Q3
BCD TO 7 SEGMENT DISPLAY
CLOCK
BCD TO 7 SEGMENT DISPLAY
Giới thiệu các IC đếm chuyên dụng
IC 74LS193 là IC đếm lên/xuống nhị phân 4 bit
CPU
LED
SW3,4,5,6
LED
74LS193
15
1
10
9
5
4
11
14
3
2
6
7
12
13
P0
P1
P2
P3
CPU
CPD
PL
MR
Q0
Q1
Q2
Q3
TCU
TCD
LED_DISPLAY
SW1
CPD
SW2
MẠCH LOGIC TUẦN TỰ
MẠCH ĐẾM
CPU: Count Up Clock. CPD: Count Down Clock.
MR: Master Reset. PL: Parallel Load Input.
P0,P1,P2,P3: Parallel Data Input. Q0,Q1,Q2,Q3: Output.
TCU: Terminal Count Up. TCD: Terminal Count Down.
MẠCH LOGIC TUẦN TỰ
THANH GHI DỊCH
Thanh ghi có cấu tạo gồm các Flip Flop nối với nhau
Chức năng:
Để lưu trữ tạm thời thông tin
Dịch chuyển thông tin
Lưu ý: cả thanh ghi và bộ nhớ đều dùng để lưu trữ thông tin,
nhưng thanh ghi có chức năng dịch chuyển thông tin. Do đó,
thanh ghi có thể sử dụng làm bộ nhớ, nhưng bộ nhớ không
thể làm được thanh ghi.
GIỚI THIỆU THANH GHI
MẠCH LOGIC TUẦN TỰ
THANH GHI DỊCH
CÁC LOẠI THANH GHI
0 1 0 1 0 0 11
0 1 0 1 0 0 11
0 1 0 1 0 0 11
0 1 0 1 0 0 11
Vào nối tiếp ra nối tiếp
Vào nối tiếp ra song song
Vào song song ra nối tiếp
Vào song song ra song song
Thanh ghi dịch nối tiếp-song song 4 bit
4 ngõ ra song song
Ngõ
ra
nối
tiếp
Dữ liệu vào
Chuỗi bit dữ liệu vào lần lượt là
d
0
d
1
d
2
d
3
= 1011
d3 d2 d1 d0
MẠCH LOGIC TUẦN TỰ
THANH GHI DỊCH
Bảng hoạt động Thanh ghi dịch 4 bit
MẠCH LOGIC TUẦN TỰ
THANH GHI DỊCH
CK Q1 Q2 Q3 Q4
0 0 0 0
1 d0=1 0 0 0
2 d1=0 1 0 0
3 d2=1 0 1 0
4 d3=1 1 0 1
5 d4=0 1 1 0
6 d5=0 0 1 1
7 d6=0 0 0 1
8 d7=0 0 0 0
Thanh ghi dịch nối tiếp-song song 4 bit
4 ngõ ra song song
Ngõ
ra
nối
tiếp
Dữ liệu vào
CK1
Chuỗi bit dữ liệu vào lần lượt là
d
0
d
1
d
2
d
3
= 1011
MẠCH LOGIC TUẦN TỰ
THANH GHI DỊCH
Thanh ghi dịch nối tiếp-song song 4 bit
4 ngõ ra song song
Ngõ
ra
nối
tiếp
Dữ liệu vào
CK
2
Chuỗi bit dữ liệu vào lần lượt là
d
0
d
1
d
2
d
3
= 1011
MẠCH LOGIC TUẦN TỰ
THANH GHI DỊCH
Thanh ghi dịch nối tiếp-song song 4 bit
4 ngõ ra song song
Ngõ
ra
nối
tiếp
Dữ liệu vào
CK
3
Chuỗi bit dữ liệu vào lần lượt là
d
0
d
1
d
2
d
3
= 1011
MẠCH LOGIC TUẦN TỰ
THANH GHI DỊCH
Thanh ghi dịch nối tiếp-song song 4 bit
4 ngõ ra song song
Ngõ
ra
nối
tiếp
Dữ liệu vào
CK
4
Chuỗi bit dữ liệu vào lần lượt là
d
0
d
1
d
2
d
3
= 1011
Nhận xét: Sau 4 xung CK thì
bit đầu tiên của chuỗi dữ liệu
vào xuất hiện ở ngõ ra thanh
ghi. Nên thanh ghi còn dùng
làm mạch delay
MẠCH LOGIC TUẦN TỰ
THANH GHI DỊCH
