Giáo trình ngành điện tử :Tìm hiểu linh kiện điện tử phần 6 doc
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (362 KB, 17 trang )
Giáo trình Linh Kiện Điện Tử
Người ta định nghĩa tổng trở ra của transistor:
∆VCE VCE − (−VA ) VCE + VA
=
=
r0 =
IC
IC − 0
IC
Thường VA>>VCE nên: r0 =
VA 200V
=
IC
IC
5. Mạch tương đương xoay chiều của BJT:
Với tín hiệu có biện độ nhỏ và tần số không cao lắm, người ta thường dùng hai kiểu
mẫu sau đây:
Kiểu hỗn tạp: (hybrid-π)
Với mô hình tương đương của transistor và các tổng trở vào, tổng trở ra, ta có mạch
tương đương hỗn tạp như sau:
ib
B
ic
C
rb
gmvbe
rπ
ro
vbe
E
Hình 40(a)
Kiểu mẫu re: (re model)
Cũng với mơ hình tương đương xoay chiều của BJT, các tổng trở vào, tổng trở ra, ta
có mạch tương đương kiểu re. Trong kiểu tương đương này, người ta thường dùng chung
một mạch cho kiểu ráp cực phát chung và cực thu chung và một mạch riêng cho nền
chung.
-
Kiểu cực phát chung và thu chung:
Trang 86
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
B
ic
ib
C (E)
IE
IB
βre
βib
IC
IB
ro
vào
ra
ra
vào
vbe
Kiểu cực phát chung
Kiểu cực thu chung
E (C)
Hình 40(b)
-
Kiểu cực nền chung
ic
ie
B
re
αie
C
IE
ro
IC
vào
Hình (c)
ra
Kiểu cực nền chung
B
Thường người ta có thể bỏ ro trong mạch tương đương khi RC quá lớn.
Kiểu thông số h: (h-parameter)
Nếu ta coi vbe và ic là một hàm số của iB và vCE, ta có:
vBE = f(iB,vCE) và iC = f(iB,vCE)
Lấy đạo hàm:
δv
δv
v be = dv BE = BE di B + BE dv CE
δv CE
δi B
i c = di C =
δi C
δi
di B + C dv CE
δi B
δv CE
Trong kiểu mẫu thông số h, người ta đặt:
δv
δv
h ie = BE ;
h re = BE ;
δi B
δv CE
h fe = β =
δi C
δi
; h oe = C
δi B
δv CE
Vậy, ta có:
vbe = hie.ib + hre.vce
ic = hfe.ib + hoe.vce
Từ hai phương trình này, ta có mạch điện tương đương theo kiểu thông số h:
Trang 87
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
ib
B
C
+
hie
~
hrevce
hfeib
-
vbe
1
h oe
vce
E
Hình 41
hre thường rất nhỏ (ở hàng 10-4), vì vậy, trong mạch tương đương người ta thường bỏ
hre.vce.
So sánh với kiểu hỗn tạp, ta thấy rằng:
h ie = rb + (β + 1)re = rb + rπ
Do rb<
v
v
i b = be Vậy: h fe i b = h fe . be
h ie
h ie
Do đó,
g m vbe = h fe ib = h fe
Hay
gm =
Ngoài ra,
r0 =
vbe
;
h fe
h fe
h ie
1
h oe
Các thông số h do nhà sản xuất cho biết.
Trong thực hành, r0 hay
1
mắc song song với tải. Nếu tải không lớn lắm (khoảng
h oe
vài chục KΩ trở lại), trong mạch tương đương, người ta có thể bỏ qua r0 (khoảng vài trăm
KΩ).
Trang 88
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
ic
ib
B
gmvbe
rπ
C
ic
ib
B
ro
hie
vbe
hfeib
C
1
h oe
vbe
E
E
Hình 42
Mạch tương đương đơn giản: (có thể bỏ r0 hoặc
1
)
h oe
Trang 89
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
Bài tập cuối chương
1. Tính điện thế phân cực VC, VB, VE trong mạch:
β=100/Si
RE=1K
RC=3K
VC
VE
V
EE
2V
V
CC
12V
VB
2. Tính IC, VCE trong mạch điện:
+6V
RB
430K
+6V
RC
2K
IC
β=100/Si
1K RE
3. Tính VB, VC, VE trong mạch điện:
+12V
RC
5K
VC
VB
β=100/Si
RB
33K
VBB
VE
2V
1K RE
Trang 90
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
CHƯƠNG 6
TRANSISTOR TRƯỜNG ỨNG
(FIELD EFFECT TRANSISTOR)
Chúng ta đã khảo sát qua transistor thường, được gọi là transistor lưỡng cực vì sự
dẫn điện của nó dựa vào hai loại hạt tải điện: hạt tải điện đa số trong vùng phát và hạt tải
điện thiểu số trong vùng nền. Ở transistor NPN, hạt tải điện đa số là điện tử và hạt tải
điện thiểu số là lỗ trống trong khi ở transistor PNP, hạt tải điện đa số là lỗ trống và hạt tải
điện thiểu số là điện tử.
Điện trở ngõ vào của BJT (nhìn từ cực E hoặc cực B) nhỏ, từ vài trăm Ω đến vài
KΩ, trong lúc điện trở ngõ vào của đèn chân không rất lớn, gần như vô hạn. Lý do là ở
BJT, nối nền phát luôn luôn được phân cực thuận trong lúc ở đèn chân không, lưới khiển
luôn luôn được phân cực nghịch so với Catod. Do đó, ngay từ lúc transistor BJT mới ra
đời, người ta đã nghĩ đến việc phát triển một loại transistor mới. Điều này dẫn đến sự ra
đời của transistor trường ứng.
Ta phân biệt hai loại transistor trường ứng:
− Transistor trường ứng loại nối: Junction FET- JFET
− Transistor trường ứng loại có cổng cách điện: Isulated gate FET-IGFET hay
metal-oxyt semiconductor FET-MOSFET.
Ngoài ra, ta cũng khảo sát qua loại VMOS (MOSFET công suất-Vertical chanel
MOSFET), CMOS và DMOS.
I. CẤU TẠO CĂN BẢN CỦA JFET:
Mơ hình sau đây mô tả hai loại JFET: kênh N và kênh P.
Trong JFET kênh N gồm có hai vùng n+ là hai vùng nguồn và thốt. Một vùng npha ít tạp chất dùng làm thông lộ (kênh) nối liền vùng nguồn và vùng thốt. Một vùng pnằm phía dưới thơng lộ là thân và một vùng p nằm phía trên thơng lộ. Hai vùng p và pnối chung với nhau tạo thành cực cổng của JFET.
Trang 91
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
Thơng lộ
(kênh) NVùng
nguồn
Vùng
cổng
P
N+
Vùng
thốt
N+
Thân p- (được nối với cổng)
Hình 1
JFET Kênh P
Ký hiệu
n
S
p+
D
p+
D
G
nS
Kênh p-
G
Tiếp xúc kim loại
JFET Kênh N
p
S
n+
D
n+
D
G
p-
Kênh n-
G
Tiếp xúc kim loại
Hình 2
S
S (Source): cực nguồn
D (Drain): cực thoát
G (Gate): cưc cổng
Nếu so sánh với BJT, ta thấy: cực thoát D tương đương với cực thu C, cực nguồn S tương
đương với cực phát E và cực cổng G tương đương với cực nền B.
Trang 92
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
− JFET kênh N tương đương với transistor NPN.
− JFET kênh P tương đương với transistor PNP.
D
G
Thốt ≈ Thu
JFET
Kênh N
S
≈
C
B
BJT
NPN
Nguồn ≈ Phát
E
C
D
G
≈
JFET
Kênh P
S
B
BJT
PNP
E
Cổng ≈ Nền
Hình 3
Cũng giống như transistor NPN được sử dụng thông dụng hơn transistor PNP do
dùng tốt hơn ở tần số cao. JFET kênh N cũng thông dụng hơn JFET kênh P với cùng một
lý do. Phần sau, ta khảo sát ở JFET kênh N, với JFET kênh P, các tính chất cũng tương
tự.
II. CƠ CHẾ HOẠT ĐỘNG CỦA JFET:
Khi chưa phân cực, do nồng độ chất pha không đồng đều trong JFET kênh N nên ta
thấy vùng hiếm rộng ở thông lộ n- và thân p-, vùng hiếm hẹp ở vùng thốt và nguồn n+.
Vùng hiếm
n+
S
Gate
p
Kênh n-
n+
D
Thân p-
Hình 4
Trang 93
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
Bây giờ, nếu ta mắc cực nguồn S và cực cổng G xuống mass, nghĩa là điện thế
VGS=0V. Điều chỉnh điện thế VDS giữa cực thốt và cực nguồn, chúng ta sẽ khảo sát dịng
điện qua JFET khi điện thế VDS thay đổi.
Vì vùng thốt n+ nối với cực dương và vùng cổng G nối với cực âm của nguồn điện
VDS nên nối PN ở vùng thốt được phân cực nghịch, do đó vùng hiếm ở đây rộng ra (xem
hình vẽ)
VDS
VGS = 0V
S
n+
G
p
n-
D
Nối P-N ở vùng
thốt được phân
cực nghịch
n+
p-
Hình 5
ID Dịng điện tử rời khỏi thơng lộ và
đi ra khỏi vùng thốt
Vùng hiếm rộng
IS Dịng điện tử từ
nguồn S đi vào
thơng lộ
P
Gate
Kênh n-
n+ thốt
Thân P- (Gate)
Hình 6
Khi VDS cịn nhỏ, dịng điện tử từ cực âm của nguồn điện đến vùng nguồn (tạo ra
dòng IS), đi qua thông lộ và trở về cực dương của nguồn điện (tạo ra dịng điện thốt ID).
Nếu thơng lộ có chiều dài L, rộng W và dày T thì điện trở của nó là:
Trang 94
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
R = ρ.
L
; Trong đó, ρ là điện trở suất của thông lộ. Điện trở suất là hàm số theo
WT
nồng độ chất pha.
Bề rộng W
S
G
D
Thông lộ có bề dày T
Dài L
Hình 7
ID (mA)
Dịng điện bảo hịa thốt
nguồn
Vùng điện trở động thay
đổi khơng tuyến tính
VGS = 0V
IDSS
Vùng bảo hòa ≈ vùng dòng
điện gần như là hằng số
Vùng tuyến tính
VDS (volt)
0
VP (Pinch-off voltage)
Hình 8
Những điện tử có năng lượng cao trong dải dẫn
điện xuyên qua vùng hiếm để vào vùng thoát
P
Gate
Kênh n-
n+ thoát
Drain
Thân P- (Gate)
Trang 95
Vùng hiếm chạm nhau
(thông lộ bị nghẽn)
Những electron bị hút về
cực dương của nguồn điện
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
Khi VDS cịn nhỏ (vài volt), điện trở R của thông lộ gần như không thay đổi nên
dịng ID tăng tuyến tính theo VDS. Khi VDS đủ lớn, đặc tuyến khơng cịn tuyến tính nữa do
R bắt đầu tăng vì thơng lộ hẹp dần. Nếu ta tiếp tục tăng VDS đến một trị số nào đó thì hai
vùng hiếm chạm nhau, ta nói thơng lộ bị nghẽn (pinched off).
Trị số VDS để thông lộ bắt đầu bị nghẽn được gọi là điện thế nghẽn VP (pinched off
voltage). Ở trị số này, chỉ có các điện tử có năng lượng cao trong dải dẫn điện mới có đủ
sức xun qua vùng hiếm để vào vùng thốt và bị hút về cực dương của nguồn điện VDS
tạo ra dịng điện thốt ID.
Nếu ta cứ tiếp tục tăng VDS, dịng điện ID gần như khơng thay đổi và được gọi là
dịng điện bảo hồ thốt - nguồn IDSS (chú ý: ký hiệu IDSS khi VGS=0V).
Bây giờ, nếu ta phân cực cổng-nguồn bằng một nguồn điện thế âm VGS (phân cực
nghịch), ta thấy vùng hiếm rộng ra và thông lộ hẹp hơn trong trường hợp VGS=0V. Do đó
điện trở của thơng lộ cũng lớn hơn.
VDS
S
G
VGS
n+
n-
p
p-
D
n+
Nối P-N ở vùng
thốt được phân
cực nghịch
Hình 10
Trang 96
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
P
Thơng lộ hẹp
hơn nên điện
trở lớn hơn. Có
nghĩa là ID và IS
nhỏ hơn ở cùng
một trị VDS khi
VGS âm hơn
ID
Gate
IDSS
Kênh n-
n+ thoát
Thân P- (Gate)
P
VGS = 0
Dịng
bảo
hịa ID
giảm
VGS < 0
VP
Gate
VDS ứng với trị bảo
hịa giảm
Thơng lộ nn+ thốt
Thơng lộ nghẽn
ở trị VDS thấp
hơn khi VGS âm
vì thơng lộ hẹp
hơn
Thân P- (Gate)
Hình 11
Khi VDS cịn nhỏ, ID cũng tăng tuyến tính theo VDS, nhưng khi VDS lớn, thông lộ bị
nghẽn nhanh hơn, nghĩa là trị số VDS để thông lộ nghẽn nhỏ hơn trong trường hợp
VGS=0V và do đó, dịng điện bảo hồ ID cũng nhỏ hơn IDSS.
Chùm đặc tuyến ID=f(VDS) với VGS là thông số được gọi là đặc tuyến ra của JFET
mắc theo kiểu cực nguồn chung.
ID(mA)
VGS = 0V
Đặc tuyến
|VDS| = |VP|-|VGS|
Vùng bảo hòa (vùng dòng
điện hằng số)
VGS = -1V
VGS = -2V
VGS = -3V
VGS = -4V
VDS (volt)
0
VDS=VP=8V
VGS = VGS(off) = -8V
Hình 12
Khi VGS càng âm, dịng ID bảo hồ càng nhỏ. Khi VGS âm đến một trị nào đó, vùng
hiếm chiếm gần như tồn bộ thơng lộ và các điện tử khơng cịn đủ năng lượng để vượt
qua được và khi đó ID = 0. Trị số của VGS lúc đó gọi là VGS(off). Người ta chứng minh
được trị số này bằng với điện thế nghẽn.
Trang 97
Biên soạn: Trương Văn Tám
VDS
Giáo trình Linh Kiện Điện Tử
VGS( off ) = VP
Vì Vp chính là hiệu thế phân cực ngược các nối P-N vừa đủ để cho các vùng hiếm
chạm nhau. Vì vậy, trong vùng bảo hồ ta có:
VDS + VGS = VP
Vì nối cổng nguồn được phân cực nghịch, dịng điện IG chính là dịng điện rỉ ngược
nên rất nhỏ, do đó dịng điện chạy vào cực thốt D được xem như bằng dòng điện ra khỏi
cực nguồn S. ID # IS. Khơng có hạt tải điện di chuyển qua thơng lộ (I = I = 0)
D
Gate
p
n+
S
S
n+
D
Kênh n-
Thân p-
Hình 13
So sánh với BJT, ta thấy:
IE
E
IC ≈ IE
C
+
- VCB
IS
- VCE +
VBE
+
S
+
- VDS +
I D ≈ IS
D
VGS
IG (rỉ) ≈ 0
IB nhỏ
B
G
Hình 14
Thí dụ: một JFET kênh N có IDSS=20mA và VGS(off)=-10V.
Tính IS khi VGS=0V? Tính VDS bảo hồ khi VGS = -2V.
Giải:
Khi VGS=0V ⇒ ID=IDSS=20mA và ID=IS=20mA
Ta có: VP = VGS( off ) = 10V và VDS = VP − VGS = 10 − 2 = 8V
Trang 98
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
III. ĐẶC TUYẾN TRUYỀN CỦA JFET.
Cũng giống như BJT, người ta cũng có 3 cách ráp của FET (JFET và MOSFET):
mắc kiểu cực cổng chung (common-gate), cực nguồn chung (common-source) và cực
thốt chung (common-drain).
S
D
D
Tín hiệu
vào
G
Tín hiệu
ra
G
S
G
Tín hiệu
vào
Cổng chung
S
Tín hiệu
ra
Tín hiệu
vào
Nguồn chung
Tín hiệu
ra
D
Thốt chung
Hình 15
So sánh với BJT NPN, ta thấy có sự tương đương như sau:
Các cực
Cách mắc
FET
FET
BJT
Cực cổng chung
Cực nguồn chung
Cực thoát chung
Cực nền chung
Cực phát chung
Cực thu chung
BJT
Cực thu C
Cực phát E
Cực nền B
Cực thoát D
Cực nguồn S
Cực cổng G
Người ta chứng minh được khi VDS có trị số làm nghẽn thơng lộ (JFET hoạt động
trong vùng bảo hoà), ID và VGS thoả mãn hệ thức:
2
⎡
⎡ VGS ⎤
VGS ⎤
I D = I DSS ⎢1 −
⎥ hay I D = I DSS ⎢1 +
⎥
VP ⎦
⎢ VGS( off ) ⎥
⎣
⎦
⎣
2
Phương trình này được gọi là phương trình truyền của JFET. Các thơng số ID và
VGS(off) được nhà sản xuất cho biết.
Để ý là: VGS và VGS(off) âm trong JFET thông lộ n và dương trong thơng lộ p.
Người ta cũng có thể biểu thị sự thay đổi của dịng điện thốt ID theo điện thế cổng
nguồn VGS trong vùng bảo hoà bằng một đặc tuyến gọi là đặc tuyến truyền bằng cách vẽ
đường biểu diễn của phương trình truyền ở trên.
D
+
G
+
VGS
-
S
+
V
VGG
+
+
ID
VDS
-
I
V
-
Hình 16
Trang 99
VDD
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
12
Đặc tuyến
ngõ ra
ID(mA)
VGS = 0V
9
6
Đặc tuyến
truyền
VGS = -1V
VGS = -2V
VGS = -3V
3
VGS = -4V
VGS = -6V
-8 -6
-4
-2 0
2
4
6
8
VP
VDS (volt)
VGS = VGS(off) = -8V
VGS(off)
Hình 17
IV. ẢNH HƯỞNG CỦA NHIỆT ĐỘ TRÊN JFET.
ƯỞNG
Như ta đã thấy trong JFET, người ta dùng điện trường kết hợp với sự phân cực
nghịch của nối P-N để làm thay đổi điện trở (tức độ dẫn điện) của thông lộ của chất bán
dẫn. cũng như BJT, các thông số của JFET cũng rất nhạy đối với nhiệt độ, ta sẽ khảo sát
qua hai tác động chính của nhiệt độ:
Khi nhiệt độ tăng, vùng hiếm giảm, do đó độ rộng của thơng lộ tăng lên, do đó điện
trở của thơng lộ giảm. (ID tăng)
Khi nhiệt độ tăng, độ linh động của các hạt tải điện giảm (ID giảm)
Do thông lộ tăng rộng theo nhiệt độ nên VGS(off) cũng tăng theo nhiệt độ. Thực
nghiệm cho thấy VGS( off ) hay VP tăng theo nhiệt độ với hệ số 2,2mV/10C.
⎡
VGS ⎤
Từ công thức: I D = I DSS ⎢1 −
⎥
⎢ VGS( off ) ⎥
⎦
⎣
2
Cho thấy tác dụng này làm cho dòng điện ID tăng lên. Ngoài ra, do độ linh động của
hạt tải điện giảm khi nhiệt độ tăng làm cho điện trở của thông lộ tăng lên nên dòng điện
IDSS giảm khi nhiệt độ tăng, hiệu ứng này làm cho ID giảm khi nhiệt độ tăng.
Tổng hợp cả hai hiệu ứng này, người ta thấy nếu chọn trị số VGS thích hợp thì dịng
thốt ID không đổi khi nhiệt độ thay đổi. Người ta chứng minh được trị số của VGS đó là:
Trang 100
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
VGS = VP − 0,63V với VP là điện thế nghẽn ở nhiệt độ bình thường.
Các hình vẽ sau đây mơ tả ảnh hưởng của nhiệt độ trên các đặc tuyến ra, đặc tuyến
truyền và đặc tuyến của dòng ID theo nhiệt độ khi VGS làm thông số.
250 450
ID
VGS = 0
VGS = -1V
ID giảm
|VGS| = |VP|-0,63V
ID tăng
VDS
0
Hình 18
ID
0
0
ID
0
VGS = -0V
-55 C 25 C +150 C
VGS = -1V
IDSS
|VGS| = |VP|-0,63V
(VDS cố định)
0
VGS(off
VGS
-100
-50
0
50
150
100
t0C
|VGS| = |VP|-0,63V
Hình 19
Ngồi ra, một tác dụng thứ ba của nhiệt độ lên JFET là làm phát sinh các hạt tải điện
trong vùng hiếm giữa thơng lộ-cổng và tạo ra một dịng điện rỉ cực cổng IGSS (gate
leakage current). Dòng IGSS được nhà sản xuất cho biết. dịng rỉ IGSS chính là dịng điện
phân cực nghịch nối P-N giữa cực cổng và cực nguồn. Dòng điện này là dòng điện rỉ
cổng-nguồn khi nối tắt cực nguồn với cực thốt. Dịng IGSS tăng gấp đơi khi nhiệt độ tăng
lên 100C.
Trang 101
Biên soạn: Trương Văn Tám
Giáo trình Linh Kiện Điện Tử
I GSS (t 0C ) = I GSS (250 C )2
( t − 25 )
10
IGSS
D
G
VDS = 0V
S
VGG
Hình 20
V. MOSFET LOẠI HIẾM (DEPLETION MOSFET: DE
MOSFET)
Ta thấy rằng khi áp một điện thế âm vào JFET kênh N thì vùng hiếm rộng ra. Sự gia
tăng của vùng hiếm làm cho thông lộ hẹp lại và điện trở của thông lộ tăng lên. Kết quả
sau cùng là tạo ra dòng điện ID nhỏ hơn IDSS.
Bây giờ, nếu ta áp điện thế dương VGS vào JFET kênh N thì vùng hiếm sẽ hẹp lại
(do phân cực thuận cổng nguồn), thông lộ rộng ra và điện trở thông lộ giảm xuống, kết
quả là dòng điện ID sẽ lớn hơn IDSS.
Trong các ứng dụng thông thường, người ta đều phân cực nghịch nối cổng nguồn
(VGS âm đối với JFET kênh N và dương đối với JFET kênh P) và được gọi là điều hành
theo kiểu hiếm.
JFET cũng có thể điều hành theo kiểu tăng (VGS dương đối với JFET kênh N và âm
đối với JFET kênh P) nhưng ít khi được ứng dụng, vì mục đích của JFET là tổng trở vào
lớn, nghĩa là dòng điện IG ở cực cổng - nguồn trong JFET sẽ làm giảm tổng trở vào, do
đó thông thường người ta giới hạn trị số phân cực thuận của nối cổng - nguồn tối đa là
0,2V (trị số danh định là 0,5V).
Trang 102
Biên soạn: Trương Văn Tám
