HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG




Nguyễn Vũ Quang

THIẾT KẾ BỘ ĐIỀU CHẾ - GIẢI ĐIỀU CHẾ QPSK
TRÊN FPGA


Chuyên nghành: Kỹ thuật điện tử
Mã số: 60.52.70


TÓM TẮT LUẬN VĂN THẠC SỸ





HÀ NỘI – 2013


Luận văn được hoàn thành tại:
HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG

Người hướng dẫn khoa học: TS. NGUYỄN NGỌC MINH

Phản biện 1: PGS. TS. ĐÀO TUẤN

Phản biện 2: TS. LÊ CHÍ QUỲNH

Luận văn được bảo vệ trước Hội đồng chấm luận văn thạc sĩ tại
Học viện Công nghệ Bưu chính Viễn thông
Vào lúc: 11 giờ 15 ngày 11 tháng 5 năm 2013

Có thể tìm hiểu luận văn tại:
- Thư viện của Học viện Công nghệ Bưu chính Viễn thông










1
MỞ ĐẦU
Hiện nay, việc mềm hóa các dạng điều chế, thực hiện các
thiết kế vô tuyến bằng cấu hình mềm đang phát triển mạnh,
đem lại khả năng thích ứng cao và có thế tái sử dụng, cấu hình
lại theo yêu cầu. Trên thế giới xu hướng sử dụng phần mềm để
định nghĩa phần cứng và thực hiện trên chíp trắng đã được sử
dụng rộng rãi, các thiết bị hiện đại đều sử dụng công nghệ này
thay thế dần công nghệ chíp chuyên dụng như trước đây.
Việc mềm hóa các phần cứng mang lại nhiều hiệu quả
thiết thực. Giảm thiểu độ rủi ro so với khi thiết kế hoàn toàn
bằng phần cứng. Điều quan trọng là có thể thiết kế một lần và

dùng lại, có phần mềm hỗ trợ mô phỏng trước khi thực hiện
trên phần cứng. Đó là những lợi ích mà phương pháp thiết kế
mới mang lại.
Một vấn đề quan trọng trong thiết bị thông tin vô tuyến
dựa trên công nghệ xử lý tín hiệu số đó là các phương thức điều
chế, giải điều chế tín hiệu cùng với các giải pháp, thuật toán
thực hiện. Với ưu điểm vượt trội của công nghệ FPGA và ngôn
ngữ mô tả phần cứng (VHDL), tôi đã chọn đề tài luận văn là:
“Thiết kế bộ điều chế - giải điều chế QPSK trên FPGA”.
2. Mục đích nghiên cứu
Mục đích của đề tài là nghiên cứu kỹ thuật điều chế và
giải điều chế tín hiệu, ứng dụng thuật toán xử lý tín hiệu số thiết
kế bộ điều chế tín hiệu QPSK và bộ giải điều chế QPSK trên
công nghệ chíp trắng lập trình được (FPGA) sử dụng ngôn ngữ
mô tả phần cứng (VHDL).
Luận văn được chia làm 3 chương:
Chương 1 Tổng quan
Trình bày tổng quan, ngắn gọn về lý thuyết điều chế giải
điều chế tín hiệu, các loại điều chế cơ bản. Nghiên cứu kỹ thuật
điều chế và giải điều chế QPSK, kỹ thuật tổng hợp tần số trực
2
tiếp DDS và thuật toán CORDIC để thiết kế bộ tổng hợp số trực
tiếp DDS.
Chương 2 Thiết kế và thực hiện bộ điều chế và giải điều chế
QPSK trên FPGA
Ứng dụng thuật toán Cordic trong thiết kế bộ tổng hợp
tần số trực tiếp DDS trên FPGA, thực hiện thiết kế bộ điều chế,
giải điều chế QPSK trên FPGA, các mô đun trong thiết kế được
lập trình bằng ngôn ngữ mô tả phần cứng VHDL. Các kết quả
thiết kế được mô phỏng trên phần mềm ModelSim và thử

nghiệm trên phần cứng.
Chương 3 Kết quả và nhận xét
Thực thi trên phần cứng và so sánh kết quả thực tế với
kết quả mô phỏng.
3
Chương 1 - TỔNG QUAN
1.1 Lý thuyết điều chế và giải điều chế tín hiệu
1.1.1 Các tín hiệu điều chế và sóng mang vô tuyến
Một khối k bit từ chuỗi
 
na
có thể được biểu diễn
bằng một trong M = 2
k
trạng thái có thể có của tín hiệu băng
gốc. Các trạng thái của tín hiệu băng gốc và tín hiệu RF còn có
thể được biểu diễn ở dạng tổng quát hơn dưới dạng các tín
hiệu u
i
(t) và s
i
(t) tương ứng. Các tín hiệu này không nhất thiết
phải không thay đổi trong thời gian tồn tại của 1 bit. Điều này
có nghĩa là việc điều chế số đơn giản chỉ là việc xử lý lựa chọn
một trong M = 2
k
tín hiệu băng gốc hoặc tín hiệu RF có thể có
và gán tín hiệu náy cho một khối k bit.
1.1.2 Điều chế băng gốc
Một tín hiệu NRZ (không trở về 0) là tín hiệu luôn giữ ở

một giá trị không đổi khác 0 trong suốt thời gian tồn tại của một
bit (T
bit
). Ngược lại là một tín hiệu RZ (trở về 0), đó là tín hiệu
chỉ có giá trị khác 0 trong một phần của T
bit
, ví dụ T
bit
/2 và quay
về 0 trong thời gian còn lại. Tín hiệu có thể là đơn cực hoặc
lưỡng cực. Nếu đơn cực, một trong hai kí hiệu logic được mô tả
bởi một điện áp hữu hạn (dương hoặc âm) còn trạng thái kia
bằng 0V. Các tín hiệu lưỡng cực biểu diễn hai kí hiệu logic
bằng các điện áp có chiều phân cực ngược nhau.
1.1.3 Mô tả tín hiệu RF
Biểu thức:
( ) 2 / . ( ).cos[2 ( )]
bit bit c
s t E T a t f t t


(1.3)
4
biểu diễn tín hiệu RF như một hàm thực, trong đó E
bit
là năng
lượng được truyền trên mỗi bit. Vì vậy biểu thức
2/
bit bit
ET

là
điện áp trên một điện trở 1. Số hạng a(t) cho biết biên độ là
một hàm của thời gian, f
c
(t) là tần số sóng mang là một hàm của
thời gian và

(t) là pha tức thời. Để đơn giản về kí hiệu, biểu
thức
2 / . ( )
bit bit
E T a t
thường được thay thế bởi A(t) hoặc A nếu
a(t) là hằng số; s(t) còn được gọi là tín hiệu thông dải miễn là bề
rộng băng nhỏ so với tần số sóng mang f
c
.
Tín hiệu RF còn được mô tả dưới dạng các thành phần I và Q
(cùng pha và vuông pha). Đó là:

và
( ) ( ).cos[ ( )].cos(2 )
Ic
s t A t t f t




(1.4)
( ) ( ).sin[ ( )].[ sin(2 )]

Qc
s t A t t f t



với
( ) ( ).cos[2 ( )] ( ) ( )
c I Q
s t A t f t t s t s t

   


Việc mô tả tín hiệu vô tuyến chưa điều chế theo kiểu I và Q làm
cho việc nghiên cứu hoạt động của bộ điều chế dễ dàng hơn.
Biên độ của các thành phần I/Q đã được điều chế là các
hàm của thời gian kể cả khi A(t) = A = const hay a(t) = 1, nói
cách khác kể cả khi tín hiệu RF có đường bao không đổi. Chúng
còn có thể được xem như các tín hiệu RF được điều chế biên độ
hai băng biên với sóng mang bị nén. Các tín hiệu dùng để điều
chế là các hàm của
cos[ ( )]t

và
sin[ ( )]t


.
5
1.2. Các kỹ thuật điều chế, giải điều chế cơ bản

1.2.1. ASK, BPSK, M-QAM, FSK
1.2.2. Tương quan và khoảng cách giữa các tín hiệu
1.2.3. Giải điều chế kết hợp
1.3. Điều chế và giải điều chế QPSK
1.3.1. Điều chế QPSK
* Điều chế QPSK dựa trên DDS
Điều chế PSK là một phương thức hiệu quả nhất để
truyền tín hiệu số. Có thể nói PSK là phương pháp điều chế triệt
sóng mang, do đó băng thông của tín hiệu PSK nhỏ. Bộ tổ hợp
tần số DDS được cấu thành từ một bộ tích lũy pha mà đầu ra sẽ
là các giá trị pha xác định, sau đó các giá trị này được đưa đến
bộ chuyển đổi pha thành biên độ để tạo ra hàm Sine và Cosine
mong muốn.
* Điều chế QPSK cơ bản
Từ công thức chung miêu tả điều chế M-PSK:
             
tfm
M
tg
T
E
tfm
M
tg
T
E
ts
c
S
c

S
m




2sin1
2
cos
2
2cos1
2
cos
2















ta thấy rằng QPSK là trường hợp riêng của điều chế M-PSK với

M = 4 và được minh họa như Hình 1.4.
6
S/P
Bộ lọc RRC g(t)
Bộ lọc RRC g(t)
Lo
0
90
 
tf
c

2sin
 
tf
c

2cos
Sm(t)
Chuỗi
dữ liệu vào

Hình 1.4. Điều chế QPSK cơ bản
1.3.2. Giải điều chế QPSK
Trong các hệ thống thông tin không dây do máy thu và
máy phát được dùng ở những vị trí độc lập nhau, kết hợp với sự
không đồng nhất của kênh vô tuyến là những yếu tố trên gây
nên độ lệch tần số và độ lệch pha giữa tần số dao động nội và
tần số sóng mang, cho nên máy thu phải bắt và bám theo tín
hiệu sóng mang đầu vào.

Trong một vài ứng dụng để cải tiến các hệ thống thông
tin máy phát không gửi tín hiệu lái (pilot), và tại máy thu sẽ
trích tín hiệu sóng mang từ tín hiệu thu được. Các phương thức
thường được sử dụng nhất là: M
th
power loop và Costas loop.
M
th
power loop [1] có nhược điểm lớn là khó thực hiện
với hệ thống yêu cầu tần số lớn. Cho nên, phương pháp sử dụng
trực tiếp sóng mang của costas loop có ứng dụng rộng rãi hơn
trong thực tế.
Costas loop [7] là một dạng vòng lặp kín và tự động bám
theo hệ thống, nó có thể được dùng để bám theo pha tín hiệu
đầu vào. Phase-Locked-Loop (PLL) có ứng dụng rộng rãi vì khả
7
năng bám rất tốt của nó trong dải hẹp, đặc điểm này có ý nghĩa
rất lớn trong việc thiết kế điện tử.
* Khôi phục sóng mang bằng vòng lặp Costas (Costas loop):
Một kiểu khôi phục sóng mang phổ biến là vòng lặp
Costas. Vòng lặp Costas khôi phục sóng mang cho QPSK như
trong Hình 1.7.



LPF
LPF
VCO

Limiter

Limiter
LPF
 
tr
2


 
tQ
 
tI

sin2
       

 tftQtftI
cc
2sin2cos
       

sincos tQtI 
















tf
c
2cos2









tf
c
2sin2
       

cossin tQtI 
   

sincos tQtI
   

sincos tQtI

+
-

Hình 1.7. Sơ đồ khôi phục sóng mang cho QPSK
Ban đầu VCO tạo ra một tín hiệu có tần số gần với tần số
sóng mang f
c
và pha ban đầu nào đó


. Các bộ nhân trong các
kênh I và Q tạo ra thành phần 2f
c
và thành phần một chiều. Các
bộ lọc thông thấp làm suy giảm thành phần có tần số 2f
c
và khi
đó các đầu ra của chúng tỷ lệ với các thành phần
   

sincos tQtI 
hoặc
   

sincos tQtI 
, sau đó tín hiệu
được đưa vào các bộ giới hạn. Các bộ giới hạn lưỡng cực được
sử dụng để điều khiển biên độ của tín hiệu 2 kênh với mục đích
giữ vững cân bằng cho 2 nhánh đồng pha và vuông pha.
8

1.3.3 Tổng hợp tần số trực tiếp DDS
Sơ đồ khối tổng quát của một bộ tổ hợp tần số theo
phương pháp DDS, hay còn gọi là bộ tổng hợp số trực tiếp
(DDS - Direct Digital Synthesizer) như (Hình 1.8).

+
Tích luỹ pha
clk
clk
Từ điều
khiển tần số
Bảng
Lookup
sin/cosin
sin
cos
+
Từ điều
khiển pha

Hình 1.8. Sơ đồ khối NCO cơ bản
NCO tạo ra dạng sóng mang hình Sine hay Cosine bằng
cách tích luỹ pha tại một tốc độ nhất định và sau đó sử dụng giá
trị pha này làm địa chỉ cho bảng ROM chứa các giá trị biên độ
hình Sine. Vì thế về bản chất NCO là sự lấy mẫu dạng sóng
Sine tại sườn dương hoặc sườn âm của clock chuẩn.
1.3.4. Thuật toán CORDIC
CORDIC được đưa ra lần đầu tiên vào năm 1959 bởi
Jack E.Volder, đây là một thuật toán đơn giản và hiệu quả để
tính toán các hàm toán học và các hàm lượng giác. Một trong

các ứng dụng của nó là tính toán các hàm Sin và Cosin trong kỹ
thuật tổng hợp tần số số trực tiếp DDS.
9
Chương 2 - THIẾT KẾ BỘ ĐIỀU CHẾ VÀ
GIẢI ĐIỀU CHẾ QPSK TRÊN FPGA
2.1. Lựa chọn công nghệ FPGA
Trong những năm qua, các công nghệ FPGA, DSP, ARM
và máy tính ra đời, phát triển và đi vào ứng dụng thực tế nhanh
chóng. Mỗi loại đều có những ưu và nhược điểm riêng so với
các loại khác như khả năng tái cấu hình, tốc độ xử lý, công suất
tiêu thụ hay các bộ xử lý toán học phức tạp. Đối với FPGA khả
năng linh hoạt trong thay đổi cấu hình, can thiệp sâu vào lớp vật
lý và khả năng xử lý song song.
FPGA có ưu điểm vượt trội hơn là nhờ khả năng xử lý
song song nên với cùng một bài toán xử lý thì chỉ cần một IC có
tốc độ xung nhịp thấp cũng có thế xử lý các bài toán điều chế
trong khi các dòng DSP, ARM cần có tốc độ làm việc cao hơn
nhiều lần. Vì lý do này nên việc chọn linh kiện có tốc độ không
cần quá cao cho bài toán thiết kế, từ đó kiểu chân IC FPGA
cũng dễ dàng hơn cho thiết kế mạnh in và phù hợp với thực tế
chế tạo hiện tại ở Việt Nam. Chỉ cần chip FPGA có tốc độ clock
300Mhz (XC3S500EVQ100) là có thể đủ năng lực để thiết kế
phần số của máy thu phát với trung tần lên đến khoảng 60Mhz
và băng thông tương ứng 8Mhz. Trong khi đó nếu giải quyết bài
toán này bằng DSP thì phải cần bộ xử lý có tốc độ 1GHz và nếu
dùng ARM hoặc máy tính thì tốc độ chip phải lớn hơn nữa.
Một ưu điểm của FPGA nữa là khả năng can thiệp sâu
vào phần cứng. Trong thiết kế các mạch số ở phần thu chúng ta
gặp rất nhiều bài toán thực tế như xử lý loại bỏ nhiễu, quyết
định ngưỡng, chống Jitter, mạch trễ… nếu không can thiệp sâu

10
vào phần cứng thì sự tối ưu của bộ giải điều chế sẽ giảm đi, từ
đó ảnh hưởng đến độ nhạy của máy thu.
Việc lựa chọn phần cứng nào cho việc thực hiện thiết kế
còn một phần được quyết định bởi môi trường phát triển phần
mềm hỗ trợ trên nó, từ cách thức lập trình, ngôn ngữ, thư viện,
các hệ thống công cụ hỗ trợ đi kèm. Môi trường phát triển phần
mềm này sẽ cho phép tận dụng được nhiều trí tuệ hơn, không
những nâng cao chất lượng mà còn rút ngắn thời gian đưa sản
phẩm ra thị trường. Nó còn là khâu quyết định nâng cao mở
rộng khả năng của máy vô tuyến.
Xilinx ISE (Integrated Software Environment) là một bộ
phần mềm thiết kế của Xilinx , cho phép ta thực hiện các hệ
thống nhúng của Xilinx từ khâu thiết kế ban đầu (thông qua
VHDL, Verilog HDL, ABEL hoặc là vẽ Schematic) cho đến
khâu cuối cùng là nạp thiết kế của mình lên FPGA. Xilinx ISE
còn hỗ trợ mô phỏng các file HDL để kiểm tra xem hệ thống có
hoạt động đúng như yêu cầu cần thiết kế hay không. Ngoài ra,
Xilinx ISE còn có thể kết hợp với phần mềm ModelSim của
hãng Mentor Graphic hoặc phần mềm System Generator của
Xilinx để thực thi những tác vụ mô phỏng viết bằng ngôn ngữ
VHDL.
Tóm lại, luận văn sử dụng ngôn ngữ mô tả phần cứng
VHDL và công cụ thiết kế ISE của hãng Xilinx để thiết kế bộ
điều chế QPSK và giải điều chế QPSK trên công nghệ FPGA.
11
2.2. Ứng dụng thuật toán CORDIC thiết kế và mô
phỏng NCO
2.2.1. Nguyên lý và sơ đồ khối
Bé tÝch luü pha

Bï pha CORDIC
Không có
dấu thành
có dấu
MSB2
MSB1
2
N N-2
St(n)
N-2
M M + 1
O(n)
MSB2 MSB1
0
2
0
/2
0
/2
0
1
Hình 2.1. Nguyên lý và sơ đồ khối DDS
2.2.2. Thiết kế các khối chức năng
Sơ đồ khối thiết kế cụ thể của DDS như Hình 2.2.

Hình 2.2. Sơ đồ khối khối tổng thể DDS
12
2.2.3 Mô phỏng thiết kế DDS

Hình 2.11. Mô phỏng hàm Sin và Cosin do DDS tạo ra

2.3. Thực hiện và mô phỏng bộ điều chế QPSK
2.3.1. Nguyên lý và sơ đồ khối bộ điều chế QPSK
Sơ đồ khối thiết kế được minh họa trên Hình 2.12.
S/P
Bộ lọc RRC g(t)
Bộ lọc RRC g(t)
DDS
Tín hiệu đã điều chế
QPSK (12 bit)
Cosine()
12 bit
Sine()
12 bit
Chuỗi dữ liệu vào
I
Q
I.g(t)
12 bit
Q.g(t)
12 bit
Hình 2.12. Điều chế QPSK số
13
2.3.2. Tăng tốc độ lấy mẫu tín hiệu
S/P
Bộ lọc RRC g(t)
Bộ lọc RRC g(t)
Dữ liệu vào
2. 048 Mbps
I
1. 024 Mbps

Q
1. 024 Mbps
clk
clk
NCO
Cosine
12bit
Sine
12bit
Clks
(R*clk)
12 bit
12 bit
Tín hiệu
QPSK ( 12 bit )
I.g(t)
12 bit
Q.g(t)
12 bit
CIC tăng R lần
CIC tăng R lần
Hình 2.15 Sơ đồ khối điều chế QPSK ứng dụng kỹ thuật xử lý đa
tốc độ
2.3.3. Mã hóa vi sai
2.3.4. Sơ đồ khối chi tiết bộ điều chế QPSK

Prbs
Generator
Clock Generator
Serial to

Parallel
Converter
Differential
Coder
Map Symbol
RRC Filter
Interpolation
8 time
CIC Filter
Interpolation
8 time
Mixer
NCO
Data
prbs
Cosine
Sine
QPSK
Signal
Clk1024 Khz
Cllk2048 Khz
Clk8x1024 Khz
Clk2.048 Mhz
DUC
Hình 2.18. Sơ đồ khối bộ điều chế QPSK trên FPGA
Chuỗi dữ liệu nối tiếp tốc độ 2.048 MHz được biến đổi
thành dữ liệu song song I và Q tốc độ 1.024 Msps, mã hóa Vi
sai , dữ liệu đã được mã hóa vi sai được đưa vào khối ánh xạ
symbol để chuyển đổi cực tính dữ liệu và ánh xạ các symbol lên
14

giản đồ vector, hai kênh I và Q đã được ánh xạ lên giản đồ
vector được đưa vào bộ lọc băng gốc RRC, bộ lọc này được
thiết kế theo cấu trúc của bộ lọc FIR và nhúng thêm một bộ lọc
tăng mẫu lên 8 lần tốc độ dữ liệu đầu vào. Các symbol I và Q
sau bộ lọc RRC được đưa vào khối chuyển đổi lên tần số trung
tần (DUC – Digital Up Converter). Bộ DUC có chức năng
chuyển dịch phổ tín hiệu băng tần cơ sở lên tần số trung tần IF,
để có thể nâng lên tần số IF, symbol I và Q từ bộ lọc RRC cần
phải được tăng mẫu lên cùng tần số lấy mẫu với bộ dao động
NCO, việc này được thực hiện với bộ lọc tăng mẫu CIC. Theo
thiết kế thì bộ DUC hoạt động ở tần số fs, do đó bộ lọc CIC
được thiết kế để tăng mẫu lên 8 lần. Toàn bộ hệ thống hoạt động
bởi các xung nhịp do khối tạo clock (ClkGenerator) tạo ra từ
một xung nhịp chuẩn đầu vào là bộ dao động thạch anh 16.384
MHz. Ngoài ra, để thuận lợi cho việc mô phỏng, một bộ tạo dữ
liệu giả ngẫu nhiên được đưa vào để tạo ra dữ liệu giả ngẫu
nhiên thay cho dữ liệu thực tế.
2.3.5. Mô phỏng thiết kế bộ điều chế QPSK
Bộ điều chế QPSK trên FPGA được lập trình trên ngôn
ngữ mô tả phần cứng VHDL, Hình 2.20 đây minh họa kết quả
mô phỏng bằng phần mềm mô phỏng ModelSim.
15
Dữ liệu kênh I
RRC kênh I
CIC kênh I
Dữ liệu kênh Q
RRC kênh Q
CIC kênh Q
Hình 2.20 Dạng symbol sau khi được lọc RRC và CIC
Hình vẽ trên mô tả dữ liệu I và Q sau bộ mã hóa visai

được đưa vào bộ lọc RRC và sau đó dữ liệu đã được lọc RRC
được tăng mẫu lên 8 lần bằng bộ lọc CIC.

Dữ liệu IQ
Sóng mang
điều chế IF
Tín hiệu
QPSK
Tín hiệu QPSK
Hình 2.21 Tín hiệu QPSK tại tần số trung tần IF = 8.192 MHz.
16

2.4. Thực hiện và mô phỏng bộ giải điều chế QPSK
2.4.1. Nguyên lý và Sơ đồ khối giải điều chế QPSK
Mul Complex
slicer
slicer
NCO filter Loop
Adder
Matched
Filter
DPLL
Differential
decoder
Parallel to
Serial
Converter
DDC
NCO
QPSK signal

IF
Cosin_IF
Sin_IF
Cosin
Sin
Digital Down Converter
Recovery carrier Costas Loop Recovery Timing & Ori Data
Clk_bit
I_bit
Q_bit
Phase_Error
DDC_I
Data
DDC_Q
I
Q
Hình 2.22 Sơ đồ khối giải điều chế QPSK cải tiến
2.4.2. Thiết kế và mô phỏng các khối chức năng
Tín hiệu QPSK
Tín hiệu sau bộ
nhân
Tín hiệu sau CIC
và FIR
Hình 2.28. Mô phỏng khối dịch tần xuống DDC
17
Sóng mang phát
Sóng mang khôi phục
Symbol phát
Symbol khôi phục
Sóng mang chưa được khôi phục Sóng mang đã được khôi phục

Hình 2.33 Mô phỏng khôi phục sóng mang
Sóng mang phát
Sóng mang khôi phục
Symbol phát
Symbol khôi phục
Hình 2.34 Mô phỏng sóng mang và dữ liệu chưa được khôi phục
18
Sóng mang phát
Sóng mang khôi phục
Symbol phát
Symbol khôi phục
Hình 2.35 Mô phỏng sóng mang và dữ liệu đã được khôi phục
Symbol khôi phục
Symbol khôi phục sau bộ lọc
Matched
Dữ liệu khôi phục
Clock khôi phục
Phát hiện sườn
Hình 2.44 Mô phỏng khối khôi phục định thời

19
Chương 3 - KẾT QUẢ VÀ NHẬN XÉT
3.1. Sơ đồ khối và thiết kế phần cứng
3.1.1. Sơ đồ khối phần cứng thử nghiệm
Biến áp
luồng
E1
IC Giao tiếp
luồng E1
(DS21348T)

FPGA thực
hiện QPSK
(XC3S500E)
D/A
A/D
RJ45
Hình 3.1. Sơ đồ khối phần cứng
Trong sơ đồ trên, phần cứng được thiết kế cả tuyến thu
và phát trên cùng một bảng mạch. Đầu vào cổng RJ45 giao diện
luồng E1, dữ liệu HDB3 được chuyển đổi thành chuỗi bít tốc độ
2.048 Mbps bởi khối giao tiếp luồng để đưa vào điều chế
QPSK. Tín hiệu QPSK đã được điều chế dạng số ở tần số trung
tần được đưa qua IC biến đổi D/A thành tín hiệu tương tự. Tín
hiệu phát được nối với đầu thu, tín hiệu này được chuyển đổi
thành tín hiệu số bởi bộ chuyển đổi A/D để đưa vào giải điều
chế QPSK, dữ liệu giải điều chế được đưa qua khối giao tiếp
luồng chuyển thành dạng tính hiệu băng gốc HDB3 tốc độ E1
và đưa ra đầu nối RJ45.

20
3.1.2 Sơ đồ mạch nguyên lý
3.2. Kết quả thử nghiệm trên phần cứng
3.2.1 Đo bằng máy đo lỗi bít
Sau khi thiết kế phần cứng, viết phần mềm và chuẩn bị
linh kiện, bảng mạch được lắp ráp, nạp phần mềm và hiệu
chỉnh. Hình 3.5 mô tả bảng mạch phần cứng sau khi đã thiết kế
và lắp ráp.

Hình 3.5 Bảng mạch thu, phát tín hiệu QPSK
Mô hình kiểm tra được mô tả trên Hình 3.6. Tuyến phát

nhận luồng dữ liệu E1 phát luồng bit ngẫu nhiên từ máy đo
luồng E1. Luồng bit tốc độ 2,048kbps được điều chế và đưa ra
đầu ra trung tần 8,192 MHz. Trên đầu nối của tuyến phát và đầu
vào tuyến thu được đấu vòng. Tuyến thu lấy mẫu trung tần, hạ
tần và giải điều chế tín hiệu. Đầu ra của tuyến thu là tín hiệu
luồng E1 được đưa về máy đo kiểm tra luồng E1, nếu luồng dữ
21
liệu đưa về giống luồng bit máy đo đã phát đi thì máy đo báo
thu tốt.
Máy đo
luồng E1
Tuyến phát
Tuyến thu
Tín hiệu trung
tần 8MHz đấu
vòng từ phát
sang thu

Hình 3.6 Mô hình thử nghiệm bảng mạch thu phát QPSK

Hình 3.7 Thực hành đánh giá bảng mạch thu tín hiệu QPSK
Trên Hình 3.7 chúng ta thấy thiết bị đo luồng E1 đã báo
luồng dữ liệu thu về đúng như luồng dữ liệu phát đi. Như vậy
bảng mạch sau khi lắp ráp đồng chỉnh đã hoạt động đúng theo
thiết kế.
22
3.2.2 Máy hiện sóng tín hiệu đầu ra điều chế

Hình 3.8 Dạng sóng tín hiệu đã điều chế QPSK
Tín hiệu sau khi điều chế số được đưa qua bộ biến đổi

D/A và kết quả là trung tần đã điều chế. Tín hiệu này nối vào
máy hiện sóng, trên máy hiện sóng là dạng tín hiệu tương tự đã
điều chế QPSK.
23
3.2.3 Phổ tín hiệu đã điều chế

Hình 3.9 Phổ tín hiệu đã điều chế QPSK
3.3. Nhận xét kết quả nghiên cứu, tính ứng dụng khả thi
Trong quá trình nghiên cứu, luận văn đã áp dụng các lý
thuyết về điều chế và giải điều chế QPSK kinh điển cũng như
cải tiến để thiết kế các khối của bộ điều chế, thực tế các tài liệu
không trình bày chi tiết toàn bộ mà chỉ trình bày các khía cạnh
khác nhau của bộ điều chế số này. Luận văn đã tham khảo các
tài liệu khác nhau, xây dựng các khối dựa trên tham khảo các
tài liệu khác nhau, mỗi khối có khi có nhiều cánh thực hiện,
luận văn đã chọn cách tối ưu với thiết kế trên FPGA để thực
hiện. kết quả mô phỏng và kết quả thực ngiệm trên thực tế có sự
trùng khớp, cho thấy lý thuyết về điều chế số được áp dụng trên
PFGA là đúng đắn, phát huy được khả ăng sử lý số tín hiệu của
cấu trúc FPGA.