noidung ontap
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (461.04 KB, 5 trang )
Nội dung ôn tập
Chương mở đầu
1. Cổng logic cơ bản, tham số thời gian của cổng logic tổ hợp, nêu ví dụ. Khái niệm mạch tổ hợp và cách
tính thời gian trễ trên mạch tổ hợp, khái niệm critical paths.
2. Các loại Flip-flop cơ bản, tham số thời gian của Flip-flop. Khái niệm mạch dãy, cách tính thời gian trễ
trên mạch dãy. Khái niệm pipeline Phương pháp tăng hiệu xuất mạch dãy.
3. Các phương pháp thể hiện thiết kế mạch logic số, nêu ưu điểm của phương pháp sử dụng VHDL trong
thiết kế mạch số
4. Nguyên lý hiện thực hóa các hàm logic trên các IC khả trình dạng PROM, PAL, PLA, GAL, cấu trúc ma
trận AND, OR, macrocell.
5. Cấu trúc của thiết kế bằng VHDL, đặc điểm và ứng dụng của các dạng mô tả kiến trúc trong VHDL.
6. Trình bày về đối tượng dữ liệu trong VHDL. Các kiểu dữ liệu trong VHDL, kiểu dữ liệu tiền định nghĩa
và dữ liệu định nghĩa bởi người dùng. Dữ liệu kiểu BIT và STD_LOGIC.
7. Phát biểu tuần tự, bản chất, ứng dụng, lấy ví dụ VHDL về phát biểu này.
8. Phát biểu đồng thời, bản chất, ứng dụng, lấy ví dụ VHDL về phát biểu này.
9. Phân loại mã nguồn VHDL, thế nào là mã tổng hợp được và mã chỉ dùng mô phỏng.
10. Yêu cầu chung đối với kiểm tra thiết kế trên VHDL, sơ đồ các dạng kiểm tra thiết kế trên VHDL và vai
trị của chúng.
11. Mơ tả khối tổ hợp và mô tả mạch dãy trên VHDL, giản đồ sóng của khối tổ hợp và mạch dãy, ví dụ.
Chương III
12. Trình bày thuật tốn cộng Carry look ahead adder, so sánh với thuật toán cộng nối tiếp.
13. Trình bày thuật tốn cộng dùng 1 full_adder, ưu nhược điểm của thuật tốn này.
14. Trình bày cấu trúc thanh ghi dịch, thuật tốn dịch khơng dùng tốn tử dịch, ví dụ ứng dụng thanh ghi
dịch.
15. Trình bày thuật toán và cấu trúc khối nhân cộng dịch trái cho số khơng dấu.
16. Trình bày thuật tốn và cấu trúc khối nhân cộng dịch phải cho số không dấu, so sánh với khối nhân
cộng dịch trái.
17. Trình bày thuật tốn và cấu trúc khối nhân số có dấu dùng mã hóa BOOTH cơ số 2.
18. Trình bày thuật tốn và cấu trúc khối nhân số có dấu dùng mã hóa BOOTH cơ số 4, so sánh với các
thuật tốn nhân thơng thường.
19. Trình bày thuật tốn và cấu trúc khối chia số khơng dấu phục hồi phần dư.
20. Trình bày thuật tốn và cấu trúc khối chia số không dấu không phục hồi phần dư.
21. Trình bày thuật tốn và cấu trúc khối chia số có dấu.
22. Trình bày thuật tốn xây dựng FIFO và LIFO trên cơ sở Dual-port RAM.
Chương IV
23. Khái niệm FPGA, Các ưu điểm của FPGA so sánh với các IC khả trình trước đó.
24. Ngun lý làm việc của FPGA, các yếu tố tạo nên khả năng tái cấu trúc của FPGA.
25. Trình bày kiến trúc tổng quan của Spartan 3E FPGA.
26. Trình bày cấu trúc của CLB, SLICE, LUT.
27. Trình bày cấu trúc và nguyên lý làm việc của Arithmetic chain, Carry Chain, vai trò của các chuỗi này
trong FPGA
28. Trình bày về khối kết nối khả trình trong FPGA
29. Trình bày cấu trúc của IOB trong FPGA, khối làm trễ khả trình và ứng dụng, khái niệm DDR.
30. Các thành phần Block RAM và Multiplier 18x18 trong Spartan 3E FPGA, đặc điểm và ứng dụng
31. Quy trình thiết kế trên FPGA. Khái niệm tổng hợp thiết kế.Khái niệm kiểm tra sau tổng hợp và tại sao
phải thực hiện kiểm tra sau tổng hợp.
Phần bài tập:
1. Thiết kế full_adder trên VHDL, trên cơ sở nó thiết kế bộ cộng 4 bit
2. Thiết kế bộ giải mã nhị phân 3_to_8 có đầu ra thuận, nghịch.
3. Thiết bộ chọn kênh 4 đầu vào 1 đầu ra MUX4_1.
4. Thiết bộ phân kênh 1 đầu vào 4 đầu ra DEMUX1_4.
5. Thiết kế bộ cộng/ trừ 4 bit sử dụng toán tử cộng trên VHDL.
6. Thiết kế các bộ chuyển đổi mã từ BINARY – BCD, BCD – BINARY,
7. Thiết kế các flip-flop đồng bộ D, T.
8. Thiết kế các flip-flop đồng bộ RS, JK.
9. Thiết kế bộ đếm nhị phân thuận đồng bộ, RESET không đồng bộ, có tín hiệu ENABLE, Kd = 16, trên
VHDL.
10. Thiết kế trên VHDL thanh ghi dịch trái qua phải 32-bit, số lượng bit dịch là một số nguyên từ 1-31
trên VHDL.
11. Thiết kế trên VHDL bộ đếm thuận, Kd = 8 đồng bộ, RESET khơng đồng bộ và có tín hiệu ENABLE.
12. Thiết kế trên VHDL bộ đếm nghịch, Kd = 8 đồng bộ, RESET khơng đồng bộ và có tín hiệu ENABLE.
13. Thiết kế bộ đếm thập phân đồng bộ, RESET khơng đồng bộ, có tín hiệu ENABLE.
14. Sử dụng bộ đếm đến 25 để thiết kế bộ chia tần từ tần số 50Hz thành 1Hz, tín hiệu tần số đưa ra có
dạng đối xứng.
15. Thiết kế khối giải mã ưu tiên, đầu vào là chuỗi 4 bit đầu ra là mã nhị phân 2 bit thể hiện vị trí đầu tiên
từ trái qua phải xuất hiện bit ‘1’.
16. Thiết kế khối giải mã ưu tiên, đầu vào là chuỗi 4 bit đầu ra là mã nhị phân 2 bit thể hiện vị trí đầu tiên
từ trái qua phải xuất hiện bit ‘0’.
17. Viết mô tả VHDL cho máy trạng thái có sơ đồ sau:
IDLE
CNT = 8 and RX = 1
CNT_BIT = 8
RX = 0
START FRAME
DETECT
RECEIVE
DATA
CNT = 8 and RX = 0
18. Viết mô tả VHDL cho máy trạng thái có sơ đồ sau:
IDLE
SEND_REQUEST = 1
RECEIVE_DATA = 1
CNT_SENT = 7
CNT_SENT = 7
RECEIVE
DATA
SEND_DATA
19. Phân tích hoạt động và vẽ giản đồ sóng cho các tín hiệu thanh ghi, giá trị ban đầu trong thanh ghi là
Q(31:0) = *A B, C, D+ trong đó A, B, C, D lầ các chuỗi 8-bit. Viết mã VHDL
20. Phân tích hoạt động và vẽ giản đồ sóng của thanh ghi dịch như sau, lấy ví dụ bộ dịch phải logic 8 bit,
giá trị ban đầu trong thanh ghi là Q(31:0) = *A B, C, D+ trong đó A, B, C, D lầ các chuỗi 8-bit. Viết mã
VHDL.
clk, reset
D
Shift_value
Shift_in
SHIFTER
Shift_out
REG1
Q
21. Phân tích hoạt động và vẽ giản đồ sóng của bộ cộng tích lũy như sau , giá trị ban đầu trong thanh ghi
là Q(31:0) = [0], A = 15. Viết mã VHDL
clk, reset
B
A
Σ
Sum
REG1
Q
