báo cáo thực hành kỹ thuật số bài 2
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (3.5 MB, 25 trang )
PHẦN 2: THỰC NGHIỆM
I. CÁC ĐẶC TRƯNG CỦA CỔNG LOGIC-TTL
I.1 Cấp nguồn +5V cho mảng sơ đồ D2-1
I.2 Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL
Bảng D2-1:
IC1/a
IC2/a
IC3/a
0.80
1.02
0.79
1.01
0.79
1.02
• Trên cơ sở ngưỡng đo được như bảng trên, chọn khoảng thế vào:
- Với IC1/a:
+ khoảng thế vào cho mức logic cao (1) là: <0.80V
+ khoảng thế vào cho mức logic thấp (0) là: >1.01V
- Với IC2/a:
+ khoảng thế vào cho mức logic cao (1) là: >1.02V
+ khoảng thế vào cho mức logic thấp (0) là: <0.79V
- Với IC3/a:
+ khoảng thế vào cho mức logic cao (1) là: <0.79V
+ khoảng thế vào cho mức logic thấp (0) là: >1.02V
• So sánh kết quả đo giữa IC3 (có lối vào trigger Schmitt) với IC1& IC2: kết
quả của IC3/a gần giống với kết quả IC1/a nhưng ngược hồn tồn với
IC2/a.
I.3 Đo dịng vào của cổng logic TTL
Bảng D2-2:
IC1/a
1mA
5000Ω
500Ω
IC2/a
0.42mA
11905Ω
1190.5Ω
IC3/a
0.42mA
11905
1190.5Ω
I.4 Đo mức thế lối ra của cổng logic TTL
Trường hợp IC1/a:
Bảng kết quả D2-3 của IC1/a
LS7
0
0
1
1
LS8
0
1
0
1
Trường hợp IC2/a:
A
0
0
1
1
B
0
1
0
1
5
5
5
0
Bảng D2-3 của IC2/a:
LS7
LS8
0
0
0
1
1
0
1
1
Trường hợp IC3/a
A
0
0
1
1
B
0
1
0
1
5
0
0
5
Bảng D2-3 của IC3/a:
LS8
0
1
A
0
1
5
0
• Nối J1 để cấp nguồn cho bộ trợ tải ( Hình D2-1d) (J2 đóng)
Khi nối chốt F và cả 2 cơng tắc LS7 và LS8 đều gạt xuống “0”
Khi nối chốt F, công tắc LS7 và LS8 đều gạt lên “1” ( R4)
Khi nối chốt G (R5)
Khi nối chốt H (R6)
Bảng D2-4 trường hợp nối J1 ngắt J2
A
0
0
1
1
B
0
1
0
1
5
5
5
0
• Trường hợp nối J2 ngắt J1
R=R4=5k1
5
5
5
0
R=R5=1k
5
5
5
0.01
R=R6=510
5
5
5
0.02
Bảng kết quả D2-4 trường hợp nối J2 ngắt J1:
A
B
R=R4=5k1 R=R5=1k
R=R6=510
0
0
4.98
4.98
4.88
4.77
0
1
4.98
4.98
4.88
4.77
1
0
4.98
4.98
4.88
4.77
1
1
0
0
0
0
Nhận xét: khả năng tải của cổng logic khi trở nối đất phụ thuộc nhiều vào giá trị
của trở. Giá trị của trở càng nhỏ thì thế lối ra càng giảm, khi mắc cùng lúc nhiều
trở thì thế lối ra càng giảm dẫn đến nhiễu lối ra.
I.5 Khả năng tải điện dung của công logic TTL
Khi chưa nối tải điện dung:
Sau khi nối tải điện dung:
Khi nối chốt I sau khi nối tải điện dung:
Khi nối chốt K sau khi nối tải điện dung:
Khi nối chốt L sau khi nối tải điện dung:
Khi nối chốt M sau khi nối tải điện dung:
Khi tăng giá trị tần số quét lên đến 70 KHz thì lối ra IC4/b mất xung:
Giá trị tần số tới hạn là 70 KHz.
• Giảm trở tải cho IC4/a từ 5k1 xuống 1k, nối R9 ta được:
Lối ra IC4/b mất xung khi tăng tần số quét lên 6KHz.
Kết luận: càng nhiều điện dung, giá trị điện dung càng lớn sẽ càng gây nhiễu tín
hiệu lối ra.
I.6 Đặc trưng truyền của cổng logic
Bảng D2-5:
Vi(D) 0
Vo(C 5
)
1
5
1.25
2
1.5
2
2
2
2.5
0
3
0
3.5
0
3.75
0
4.5
0
5
0
Biểu diễn sự phụ thuộc thế ra (trục y) theo thế vào ( trục x)
II. Các đặc trưng của cổng CMOS
1. Cấp nguồn 0 ÷ +15V cho mảng mạch D2-2. Đặt giá trị nguồn
+VDD = +5V
2. Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS
Hình D2-2a
Từ thực nghiệm ta có bảng kết quả D2-6
IC1/a
Vdd= +5V
Vdd= +10V
Vaul
1.5
1.5
Vall
2.05
2.10
Từ thực nghiệm, chọn khoảng thế cho mức logic:
-
Vdd= +15V
1.5
2.10
Khoảng thế cho mức logic cao “1” là: <1.5 V
Khoảng thế cho mức logic thấp “0” là: >2.10V
So sánh với TTL: khoảng thế làm việc lối vào của CMOS cao hơn so với TTL
3. Đo mức thế lối ra của cổng logic CMOS
Hình D2-2b
Từ thực nghiệm ta có bảng kết quả D2-7:
IC1/a
Vc(1)
Vc(0)
Vdd= +5V
5
2.5
Vdd= +10V
5
2.5
Vdd= +15V
5
2.5
Nhận xét: so sánh với TTL
- Khoảng thế ra mức logic cao của cả CMOS và TTL đều bằng 5V
- Khoảng thế ra mức logic thấp của CMOS cao hơn TTL ( 2.5V>)>0.02V)
4. Công suất tiêu tán của cổng logic CMOS
Xung lối ra của IC1/a:
Sau thực nghiệm ta thu được bảng kết quả D2-7:
+Vdd
+5V
+10V
+15V
Kiểu làm việc
C3=0(không nối CL)
C3=4.7nF(nối C-L)
C3=0(không nối CL)
C3=4.7nF(nối C-L)
C3=0(không nối CL)
C3=4.7nF(nối C-L)
1KHz
50
5KHz
50
10KHz
50
50
50
50
50
50
50
50
50
50
50
50
50
50
50
50
5. Đặc trưng truyền của cổng
Vi(D)
0
Vout(C) Vi(D)
Vout(C) Vi(D)
Vout(C) Vi(D)
Vout(C)
5
0
5
0
5
0
5
0.5
0.5
1
2
1
1
2
4
1.75
5
2.5
5
7.5
3.5
2.5
4
8
11
3
4.5
9
13
3.5
2.5
5
2.5
10
2.5
15
2.5
Em chỉnh biến trở từ 0 đến max mà Vout không thay đổi giá trị theo bảng.
Hình thực nghiệm bên dưới:
III. Đặc trưng trễ của cổng logic
1. Đặc trưng trễ của cổng logic TTL
2. Đặc trưng trễ của cổng logic CMOS
tín hiệu lối vào và lối ra
Thời gian lệch giữa tín hiệu kênh 1 và kênh 2 là: 16.00us- 15.93us=0.07us
Thời gian trễ cho 1 cổng là: 0.07us:6= 0.012us
Nhận xét: sau thực nghiệm ta nhận thấy thời gian trễ phụ thuộc vào độ lớn nguồn
nuôi. Độ lớn thế tăng dần thì thời gian trễ cũng tăng theo. Thế càng lớn thì thời
gian trễ càng nhiều.
IV.
Vi mạch logic 3 trạng thái
Hình D2-4a: cấu trúc sơ đồ vi mạch logic 3 trạng thái:
Từ thực nghiệm ta có bảng kết quả D2-10:
DS1 E
LS7 A
LS8 B
Lối ra C
0
1
1
0
0
1
0
1
0
0
1
1
0
0
0
1
1
X
X
0
3. Vi mạch cổng 3 trạng thái
Hình D2-4b:bộ chuyển đổi số liệu 1 chiều 3 trạng thái
Từ thực nghiệm ta có bảng kết quả D2-11:
LS8
E
LS9
A
Lối ra C
0
1
1
0
0
0
1
X
0
4. Bộ chuyển số liệu 2 chiều 3 trạng thái
Từ thực nghiệm ta có bảng kết quả D2-12:
A1 = 1
A2 = 0
A3 = 1
A4 = 0
A5 = 1
A6 = 0
A7 = 1
A8 = 0
E=1
B1 = 0
B2 = 0
B3 = 0
B4 = 0
B5 = 0
B6 = 0
B7 = 0
B8 = 0
E=0
B1 = 1
B2 = 0
B3 = 1
B4 = 0
B5 = 1
B6 = 0
B7 = 1
B8 = 0
Từ thực nghiệm ta có kết quả bảng D2-13:
B1 = 1
B2 = 0
B3 = 1
B4 = 0
B5 = 1
B6 = 0
B7 = 1
B8 = 0
E=1
A1 = 0
A2 = 0
A3 = 0
A4 = 0
A5 = 0
A6 = 0
A7 = 0
A8 = 0
E=0
A1 = 1
A2 = 0
A3 = 1
A4 = 0
A5 = 1
A6 = 0
A7 = 1
A8 = 0
