VIET NAM NATIONAL UNIVERSITY
UNIVERSITY OF ENGINEERING AND TECHNOLOGY
********

BÁO CÁO THỰC NGHIỆM
MÔN : THỰC TẬP ĐIỆN TỬ SỐ

Student Name: Hoang Manh Tung
Student ID: 19021533


BÀI 1: CỔNG LOGIC 1
1. Định nghĩa - Bảng chân lý
1.1. Yếu tố logic chứa 1 bít thơng tin

- Định nghĩa về mức logic và yếu tố logic chứa 1 bit thông tin:
+ Mức logic là điện áp trên đầu vào và đầu ra của cổng tương ứng với logic “1” và logic
“0”. Mức logic phụ thuộc vào điện áp nguồn nuôi của cổng.
+ 1 bit thông tin chứa một trong hai bit 0 hoặc 1. 1 tương ứng với mức cao, 0 tương ứng
với mức thấp.

1.2. Các cổng logic
1) Khảo sát nguyên lý hoạt động của cổng đảo (Inverter)

Công tắc LS8
1
0
Lối vào IC1/a bỏ lửng

Lối vào A
1

0
1

Lối ra C
0
1
0


Bảng D1-1a: Cổng logic đảo (inverter)
- Định nghĩa về cổng đảo : Cổng đảo là cổng được thực hiện hàm phủ định trong đại số
Boole:
- Viết công thức đại số logic cho cổng đảo: f =
- Trường hợp lối vào bỏ lửng tương ứng với trạng thái của lối vào A=1
2) Khảo sát nguyên lý hoạt động của cổng không đảo với collector hở (O.C.
Open collector)

Công tắc LS8

Lối vào A

Lối ra C

1

1

1

0


0

0

Lối vào IC2/a bỏ lửng

1

1

- Định nghĩa về cổng không đảo: Cổng không đảo là cổng cách ly và nâng dịng cho tải
- Viết cơng thức đại sớ logic cho cổng không đảo: f = A
- Trường hợp lối vào bỏ lửng tương ứng với trạng thái của lối vào A=1
3) Khảo sát nguyên lý hoạt động của cổng “KHƠNG VÀ” có hai lối vào (2-Input
NAND)


LS7
1
1
0
0

Ls8
1
0
1
0


Lối vào A
Lối vào B
1
1
1
0
0
1
0
0
Bảng D1-1c: Cổng logic NAND

Lối ra C
0
1
1
1

- Định nghĩa về cổng NAND: là cổng dùng để thực hiện cùng một lúc 2 chức năng là
AND và NOT. Cổng NAND có 2 hay nhiều ngõ vào và 1 ngõ ra.
- Viết biểu thức logic cho cổng NAND: f =
- Nhận xét trường hợp lối ra khi một trong hai lối vào thấp (0) : cao (1)
 kết luận cổng NAND làm việc theo kiểu “HOẶC ĐẢO” (NOR) với mức logic 0

4) Khảo sát nguyên lý hoạt động của cổng “NAND” có hai lối vào với lối ra
collector hở (2-Input open collector NAND)

LS7
1
1

0
0

Ls8
Lối vào A
Lối vào B
1
1
1
0
1
0
1
0
1
0
0
0
Bảng D1-1d: Cổng logic NAND với lối ra hở mạch

Lối ra C
0
1
1
1

- So sánh kết quả trong D1-5 với bảng chân lý D1-4 của cổng NAND trong mục 4: giống
nhau
5) Khảo sát nguyên lý hoạt động của cổng “HOẶC” có hai lối vào (2-Input OR)



LS7
1
1
0
0

Ls8
1
0
1
0

Lối vào A
Lối vào B
1
1
1
0
0
1
0
0
Bảng D1-1e: Cổng OR

Lối ra C
1
1
1
0


- Định nghĩa về cổng OR: Cổng OR là mạch điện thực hiện hàm cộng trong đại số
chuyển mạch.
- Viết công thức đại số logic cho cổng OR: f = A + B hay f = A + B + C + D +...
- Nhận xét trường hợp lối ra khi một trong hai lối vào thấp (0): cao (1)
 kết luận cổng OR không làm việc theo kiểu “VÀ” (AND) với mức logic 0


6) Khảo sát nguyên lý hoạt động của cổng “HOẶC – LOẠI TRỪ” có hai lối vào
(2- Input XOR)

LS7
1
1
0
0

Ls8
1
0
1
0

Lới vào A
Lối vào B
1
1
1
0
0

1
0
0
Bảng D1-1f: Cổng XOR

Lối ra C
0
1
1
0

- Định nghĩa về cổng XOR: là cổng khác dấu, tổng cộng modun 2.
- Viết biểu thức logic cho cổng XOR: f = A. + B = AB
Lập bảng chân lý và viết biểu thức đại số logic cho:
- Cổng AND 2 lối vào.

INPUT A

INPUT B

OUTPUT C

1

1

1

0


1

0

1

0

0

0

0

0

- Cổng NAND 4 lối vào.


INPUT A

INPUT B

INPUT C

INPUT D

OUTPUT E

1

1
1
1
1
1
1
1
0
0
0
0
0
0
0
0

1
1
1
1
0
0
0
0
0
0
0
0
1
1

1
1

1
1
0
0
0
0
1
1
0
0
1
0
0
0
1
1

1
0
1
0
0
1
0
1
1
0

0
1
1
0
0
1

0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

- Cổng OR với 3 lối vào.

INPUT A

INPUT B


INPUT C

OUT PUT D

1

1

1

1

1

1

0

1

1

0

0

1

1


0

1

1

0

0

0

0

0

0

1

1


2. Phân loại cổng Lôgic
1) Cổng AND loại Diode Logic (DL)

LS7
1
1
0

0

Ls8
Lối vào A
Lối vào B
1
1
1
0
1
0
1
0
1
0
0
0
Bảng D1-2a: Cổng logic AND loại DL

Lới ra C
1
0
0
0

- Giải thích ngun tắc hoạt động của cổng AND loại DL :
+ Nếu đầu vào A và B ở mức 1 (5V) khi đó hai D1 và D2 được phân cực nghịch nên
khơng có dịng chạy qua hai diode này nên ở A.B sẽ có điện áp bằng điện áp 5V (Mức 1).
+ Nếu A ở mức 1 và B ở mức 0 lúc này D1 được phân cực nghịch và B được phân cực
thuận nên dòng từ điện trở qua D2 làm cho ở A.B ko có dịng điện A.B = 0 (0V).

+ Tiếp tục nếu A mà ở 0V cịn B ở mức 1 thì lúc này D1 được phân cực thuận và D2 được
phân cực nghịch, dòng điện sẽ từ điện trở qua D1 cũng làm cho A.B ko có dịng
điệnA.B = 0 (0V).
+ Trườnghợp cuối cả hai đầu A và B đều ở mức 0 (0V) thì cả hai diode D1 và D2 đều
phân cực thuận nên dẫn dòng từ điện trở qua 2 diode làm cho đầu A.B ko có dịng điện
A.B = 0(0V).


2) Cổng NAND loại Resistor – Transistor Logic (RTL)

LS7
1
1
0
0

Ls8
Lối vào A
Lối vào B
1
1
1
0
1
0
1
0
1
0
0

0
Bảng D1-2b: Cổng lôgic NAND loại RTL

Lối ra C
0
1
1
1

- Giải thích nguyên tắc hoạt động của cổng NAND loại RTL :
+ Khi cả LS7 và LS8 đóng (1) thì sẽ có dịng IB làm cho transitor đóng, suy ra dòng điện
chạy từ Collector sang Emitter ( từ Vcc về GNĐ )  tại C điện áp = 0
+ Khi một trong 2 LS7 hoặc LS8 đóng thì dịng IB rất nhỏ  transitor mở  Vc = Vcc –
Ic*R4 ( mức cao = 1 )
+ Khi cả LS7 và LS8 mở thì cũng tương tự như trường hợp trên IB rất nhỏ nên transitor
mở Vc = Vcc – Ic*R4  mức cao  logic = 1
- Phân tích ưu nhược điểm của sơ đồ:
+ ưu điểm: Linh kiện dễ kiếm.
+ nhược điểm: phải tính tốn thơng sớ để cho transitor làm việc ở điểm làm việc tĩnh.


3) Cổng NAND loại Diode – Transistor Logic (DTL)

LS7
1
1
0
0

Ls8

Lối vào A
Lối vào B
1
1
1
0
1
0
1
0
1
0
0
0
Bảng D1-2c: Cổng logic NAND loại DTL

4) Cổng NAND loại Transistor – Transistor Logic (TTL)

Lối ra C
0
1
1
1


LS7
1
1
0
0


Ls8
Lối vào A
Lối vào B
1
1
1
0
1
0
1
0
1
0
0
0
Bảng D1-2d: Cổng logic NAND loại TTL

5) Cổng NAND collector hở

Lối ra C
0
1
1
1


LS7

Ls8


Lối vào A

Lối vào B

C (Nối J)

1

1

1

1

0

C (Không
nối J)
0


1
0
0

0
1
0
1

1
0
1
1
0
0
0
1
Bảng D1-2e: Cổng lôgic NAND loại TTL mạch collector hở

0
0
0


3. Cổng CMOS

DS1
1
1
0
0

DS2
Lối vào A
Lối vào B
Lối ra C
1
1
1

0
0
1
0
1
1
0
1
1
0
0
0
1
Bảng D1-3: So sánh trạng thái logic với cổng NAND – TTL

4. Bộ chuyển đổi mức TTL – CMOS & CMOS - TTL


LS1
1
0
Trạng thái

V(A)
5
0
TTL

V(B)
0.12

15
CMOS

V(C-D)
15
0.02
CMOS

V(E)
0.05
5
TTL

V(F)
0.05
5
TTL

- Nguyên tắc hoạt động:
+ IC logic CMOS có thể được sử dụng trong những phần của hệ thống u cầu tiêu tán cơng śt
thấp, trong khi TTL có thể được sử dụng cho những phần của hệ thống yêu cầu tốc độ hoạt động
cao. Ngoài ra, một số chức năng có thể dễ dàng có sẵn trong TTL và một sớ chức năng khác có
thể có sẵn trong CMOS. Do đó, cần phải kiểm tra giao diện giữa các thiết bị CMOS và TTL.
CMOS và TTL là hai họ logic được sử dụng rộng rãi nhất. Mặc dù các IC thuộc cùng một họ
logic khơng có u cầu giao diện đặc biệt, nghĩa là đầu ra của một loại có thể cấp trực tiếp đầu
vào của đầu vào kia, điều này cũng không đúng nếu chúng ta phải kết nối các IC kỹ thuật số
thuộc các họ logic khác nhau. Sự khơng tương thích của các IC thuộc các họ khác nhau chủ yếu
phát sinh từ các mức điện áp khác nhau và các yêu cầu về dòng điện liên quan đến trạng thái
logic THẤP và CAO tại các đầu vào và đầu ra.
- CMOS:- VOH tối thiểu 4.95v

- VOL tối đa 0.05V
- TTL : -VIH tối thiểu 2V
- VIL tối đa 0.8V

- CMOS to TTL


+ Cả hai IC đều được vận hành từ một nguồn cung cấp chung là 5V. Theo mức điện áp ở hai
trạng thái logic có liên quan, thì cả hai đã trở nên tương thích. Đầu ra CMOS có VOH (tối thiểu)
là 4,95V (đối với VCC = 5 V) và VOL (tới đa) là 0,05 V, tương thích với các yêu cầu VIH (tối
thiểu) và VIL (tối đa) khoảng 2 và 0,8V tương ứng cho các thiết bị họ TTL.
+ Ở trạng thái THẤP, dòng điện đầu ra của vi mạch CMOS nhơ hơn hoặc bằng dòng điện đầu
vào của vi mạch TTL đang được điều khiển. Tương tự, ở trạng thái CAO, khả năng điều khiển
dòng điện đầu ra CAO của IC CMOS phải lớn hơn hoặc bằng dòng điện đầu vào mức CAO của
IC TTL. Để có một giao diện phù hợp, cả hai điều kiện trên phải được đáp ứng
- Để tạo được giao tiếp giữa họ CMOS và TTL thì ta phải quan tâm đến vấn đề chuyển mức điện
áp cho tới khi trạng thái lối ra của CMOS phù hợp với lối vào của TTL. Ta phải đảm bảo chắc
chắn lối ra ở trạng thái L của CMOS luôn luôn nhỏ hơn 0,8V ( đây là điện áp lối vào lớn nhất ở
trạng thái L của họ TTL). Điện áp lối ra ở trạng thái H của CMOS luôn luôn lớn hơn 2V ( đây là
điện áp lối vào nhỏ nhất ở trạng thái H của họ TTL).
TTL to CMOS
- VOH (tối thiểu) của thiết bị TTL quá thấp so với yêu cầu VIH (tối thiểu) của thiết bị CMOS.
Khi hai thiết bị hoạt động trên cùng một điện áp nguồn, nghĩa là 5 V, một điện trở kéo lên (tức
trở 5k6 trong mạch) đạt được khả năng tương thích
- Để tạo được giao tiếp giữa TTL và CMOS thì ta phải để ý đến nguồn cung cấp của 2 họ. Họ
TTL cần điện áp cung cấp là +5V, họ CMOS có thể dùng điện áp cung cấp từ +3V đến +15V.
*) Cùng điện áp cung cấp 5V
- Trong trường hợp này, điện áp ra của TTL nhỏ hơn so với điện áp vào của CMOS. Do vậy ta
phải dùng mạch bổ sung để tương hợp hai loại IC khác nhau.
*) Khác điện áp cung cấp

- Điện áp cung cấp dùng cho IC CMOS thích hợp nhất là từ +9V đến +12V. Một cách dùng để
điện áp cung cấp lớn hơn là sử dụng IC TTL hở mạch Collector, vì tầng ra của TTL hở C chỉ
gồm transistor nhận dòng với cực C thả nổi. Khi lới ra của TTL ở mức H thì lới ra của cực C để
hở tăng lên một cách thụ động đến +12V. Trong trường hợp nào thì các lới ra của TTL cũng đều
tương hợp với các trạng thái ở lối vào của CMOS.