..

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

LUẬN VĂN THẠC SỸ KHOA HỌC

QUY TRÌNH THIẾT KẾ ASIC/ASIP
NGÀNH: XỬ LÝ THÔNG TIN VÀ TRUYỀN THÔNG

ĐỖ THỊ THU TRANG

HÀ NỘI 11 - 2005


BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI

LUẬN VĂN THẠC SỸ KHOA HỌC

QUY TRÌNH THIẾT KẾ ASIC/ASIP
NGÀNH: XỬ LÝ THÔNG TIN VÀ TRUYỀN THÔNG

ĐỖ THỊ THU TRANG

NGƯỜI HƯỚNG DẪN KHOA HỌC:

TS. NGUYỄN KIM KHÁNH

HÀ NỘI 11 - 2005

LỜI CẢM ƠN
Sau một thời gian nỗ lực nghiên cứu và thực hiện, tơi đã hồn thành luận
văn tốt nghiệp đúng như kế hoạch đã đặt ra. Để có được kết quả này, tôi không
thể không nhắc đến sự hỗ trợ, giúp đỡ vơ cùng q giá của gia đình, của nhà
trường, của các thầy các cô, các đồng nghiệp cũng như bạn bè.
Đầu tiên, xin cho phép tôi được bày tỏ lịng kính trọng và lịng biết ơn sâu
sắc nhất tới cha mẹ, những người đã không quản nhọc nhằn ni nấng tơi, chăm
sóc, dạy dỗ tơi từ thời tơi cịn thơ dại cho đến khi trưởng thành. Cha mẹ là những
người đã thực sự ở bên tôi, luôn sẵn sàng đưa ra cho tôi những lời khuyên kinh
nghiệm và trí tuệ bất cứ khi nào tơi gặp khó khăn trở ngại trong cơng việc cũng
như trong cuộc sống.
Hồn thành được luận văn như ngày hôm nay, tôi không thể không nhắc
tới các thầy giáo cô giáo trường Đại học Bách Khoa Hà Nội, các thầy giáo cô
giáo trong khoa Công nghệ Thông tin cũng như các thầy cô giáo trong Bộ mơn
Kỹ thuật Máy tính, những người đã tận tình chỉ dạy, cung cấp cho tơi các kiến
thức Đại cương và Chuyên ngành trong suốt năm năm ngồi trên ghế nhà trường
Đại học cũng như hai năm Cao học.
Đặc biệt, tơi xin bày tỏ lịng biết ơn sâu sắc đến thầy giáo - Tiến sĩ
Nguyễn Kim Khánh, giảng viên Bộ mơn Kỹ thuật máy tính, Khoa CNTT, hiện là
Phó Giám đốc Trung tâm Thư viện và Mạng thơng tin của Trường. Thầy đã trực
tiếp hướng dẫn tôi, chỉ bảo tôi về hướng đi cũng như phương pháp tiếp cận các
vấn đề, về nội dung cũng như phương pháp nghiên cứu, đã động viên tôi và
truyền đạt cho tôi những kinh nghiệm vô cùng quý giá trong suốt quá trình thực
hiện Đồ án tốt nghiệp Đại học cũng như Luận văn tốt nghiệp Cao học, giúp tơi có
thể thực hiện thành công được đề tài đã đặt ra.
Tôi cũng được gửi lời cảm ơn riêng tới các thầy các cô và đồng thời cũng
là đồng nghiệp của tôi trong Bộ mơn Kỹ thuật Máy tính - nơi tơi học tập, công
tác và nghiên cứu. Các thầy các cô đã hết sức tạo điều kiện cho tôi về mặt công
việc, thời gian và đặc biệt là về cơ sở vật chất trong Phịng thí nghiệm Thiết kế

Điện tử - Trường Đại học Bách Khoa Hà Nội để tơi có thể thực hiện được những
nghiên cứu thử nghiệm của mình.
Tơi cũng xin cảm ơn các bạn đồng nghiệp, các thành viên trong nhóm
nghiên cứu thuộc Phịng thí nghiệm Thiết kế điện tử, những người đã cùng tôi
trăn trở, suy nghĩ, nghiên cứu, những người đã đóng góp cho tơi những ý kiến rất
đáng quý cũng như đã hỗ trợ tôi trong quá trình thực hiện luận văn này.


Và cuối cùng, xin được cảm ơn những người bạn của tôi, những người đã
luôn ở bên cạnh tôi, cùng tơi chia sẻ những buồn vui hay những khó khăn trong
công việc và trong cuộc sống.
Hà Nội, tháng 11 năm 2005
Đỗ Thị Thu Trang


Mục lục
Mục lục .................................................................................................................. i
Danh sách các hình vẽ ........................................................................................ vi
Danh sách các bảng............................................................................................. xi
Danh sách các thuật ngữ ................................................................................... xii
Mở đầu ..................................................................................................................1
Phần 1. Sơ lược về thiết kế và chế tạo IC số......................................................5
1.1. Các vấn đề chung về thiết kế IC số .........................................................6
1.1.1. Sự phát triển của công nghệ bán dẫn và mạch tích hợp số .................7
1.1.2. Những biến đổi trong thiết kế mạch tích hợp số .................................9
1.1.2.1. Cuộc cách mạng trong mật độ tích hợp và hiệu năng của IC số.......9
1.1.2.2. Chuyển đổi công nghệ thiết kế ..................................................11
1.1.3. Các tiêu chí về chất lượng của một thiết kế số..................................15
1.1.3.1. Chi phí của một mạch tích hợp (cost) .......................................15
1.1.3.2. Tính chức năng và độ mạnh (Functionality and Robustness) ...18

1.1.3.3. Hiệu năng (Performance) ..........................................................24
1.1.3.4. Công suất tiêu thụ và năng lượng tiêu thụ (Power and Energy Consumption) ...26
1.2. Giới thiệu về quy trình sản xuất chế tạo IC số.....................................28
1.2.1. Quy trình chế tạo ...............................................................................30
1.2.1.1. Sản xuất wafer ...........................................................................30
1.2.1.2. In Photolithography ...................................................................35
1.2.1.3. Minh họa quá trình sản xuất transistor NMOS trên đế Silic kiểu p ....46
1.2.1.4. Minh họa quá trình sản xuất n-well CMOS. .............................50
1.2.1.5. Cưa wafer thành các khuôn (die - dice).....................................57
1.2.1.6. Đóng gói chip ............................................................................59
1.2.2. Điều kiện của quá trình sản xuất và các bước kiểm tra ....................61
1.3. Các chiến lược thực hiện thiết kế IC số ................................................62
1.3.1. Các chiến lược thực hiện thiết kế .....................................................64
1.3.2. Thiết kế tùy biến (custom) ................................................................66
1.3.3. Phương pháp thiết kế dựa trên các phần tử (Cell-Based Design Methodology).....68
1.3.3.1. Phương pháp thiết kế sử dụng các phần tử chuẩn (Standard Cell) .....68
1.3.3.2. Phương pháp thiết kế dựa trên những phần tử được biên dịch (Compiled Cell)..70
1.3.3.3. Phương pháp thiết kế dựa trên macrocell, megacell và Intellectual Property......70
1.3.4. Các phương pháp thiết kế dựa trên cơ sở dãy (Array-Based)...........73
1.3.4.1. Các dãy được khuếch tán trước (Mask-Programmable or Prediffused Arrays). .73
1.3.4.2. Các dãy được đi dây trước (Prewired Arrays)...........................74
1.3.5. Lựa chọn phương hướng thực hiện ...................................................76
Phần 2. ASIC và quy trình thiết kế ASIC........................................................77
2.1. Tổng quan về ASIC.................................................................................78
2.1.1. Sự ra đời của công nghệ ASIC..........................................................79
2.1.2. Phân loại ASIC..................................................................................81
2.1.2.1. ASIC hoàn toàn tùy biến ...........................................................81
2.1.2.2. ASIC dựa trên các phần tử (cell-based ASIC) ..........................81
2.1.2.3. ASIC có dạng dãy cổng (Gate-Array-Based ASIC)..................82
i



2.1.2.4. ASIC có dạng các dãy cổng hình máng (Channeled Gate Array)......82
2.1.2.5. ASIC có dạng các dãy cổng khơng có hình máng (Channelless Gate Array)..82
2.1.2.6. ASIC có dạng các dãy cổng có cấu trúc (Structured Gate Array)......83
2.1.2.7. ASIC ở dạng các thiết bị logic lập trình được (Programmable Logic Devices)...84
2.1.2.8. ASIC có dạng ma trận cổng lập trình được (Field-Programmable Gate Array)..84
2.1.2.9. Một số so sánh giữa các loại ASIC ...........................................85
2.2. Các quy trình thiết kế ASIC ..................................................................86
2.3. Quy trình thiết kế ASIC đầy đủ ............................................................88
2.3.1. Sơ đồ quy trình thiết kế .....................................................................89
2.3.2. Bước 1 - Vào thiết kế ........................................................................91
2.3.2.1. Vào thiết kế mức thấp................................................................91
2.3.2.2. Vào thiết kế bậc cao sử dụng ngôn ngữ mô tả phần cứng VHDL, Verilog...96
2.3.3. Bước 2 - Tổng hợp logic (logic synthesis)........................................98
2.3.3.1. Nhiệm vụ của Tổng hợp logic ...................................................98
2.3.3.2. So sánh thiết kế bậc cao sử dụng tổng hợp logic với thiết kế mức thấp ..99
2.3.3.3. Một số quy ước cần lưu ý trước khi tổng hợp .........................100
2.3.4. Mô phỏng ........................................................................................101
2.3.4.1. Phân loại mô phỏng .................................................................101
2.3.4.2. Mô phỏng hành vi (Behavioral simulation) ............................101
2.3.4.3. Mô phỏng chức năng (Functional simulation) ........................101
2.3.4.4. Phân tích thời gian tĩnh (Static timing analysis) .....................101
2.3.4.5. Mô phỏng mức cổng/logic (Gate-level/Logic simulation)......102
2.3.4.6. Mô phỏng mức chuyển mạch (Switch-level simulation) ........102
2.3.4.7. Môphỏngmứctransistorhoặcmứcmạch(Transistor-levelorCircuit-levelsimulation).102
2.3.5. Kiểm tra ASIC (test) .......................................................................103
2.3.5.1. Các giai đoạn kiểm tra.............................................................103
2.3.5.2. Mức độ quan trọng của thử nghiệm ........................................103
2.3.6. Bước 3 - Phân chia hệ thống (system partioning)...........................104

2.3.6.1. Nhìn lại các bước thiết kế ASIC về mặt vật lý........................104
2.3.6.2. Các yếu tố cần xác định khi phân chia hệ thống .....................107
2.3.6.3. Một ví dụ đơn giản về phân chia hệ thống ..............................109
2.3.6.4. Thuật toán phân chia hệ thống theo cấu trúc...........................110
2.3.6.5. Thuật toán phân chia hệ thống – thuật toán K-L.....................111
2.3.6.6. Một số quan điểm khác về phân chia hệ thống .......................111
2.3.7. Bước 5 - Bố trí mặt bằng (floorplanning) và bước 6 - Đặt khối vào vị trí (placement)111
2.3.7.1. Bố trí mặt bằng ........................................................................112
2.3.7.2. Đặt khối vào vị trí....................................................................116
2.3.8. Bước 7 - Định tuyến liên kết nối (routing)......................................119
2.3.8.1. Tổng quan ................................................................................119
2.3.8.2. Định tuyến tổng thể, mục đích và đối tượng ...........................120
2.3.8.3. Định tuyến chi tiết ...................................................................120
2.3.9. Bước 8 - Tính thông số mạch (Circuit extraction) và kiểm tra luật thiết kế (DRC)....122
2.3.9.1. Tính thơng số mạch .................................................................122
2.3.9.2. Kiểm tra thiết kế ......................................................................123
2.3.9.3. Chuẩn bị mặt nạ.......................................................................123
2.4. Quy trình thiết kế ASIC sử dụng FPGA ............................................124
ii


2.4.1. Khái niệm và khả năng của FPGA..................................................125
2.4.2. Các thành phần cấu trúc bên trong FPGA.......................................126
2.4.3. Quy trình thiết kế ASIC sử dụng FPGA .........................................128
2.4.3.1. Thiết kế hệ thống (System Design) .........................................128
2.4.3.2. Tích hợp vào ra với phần cịn lại của hệ thống (I/O integration)......128
2.4.3.3. Đặc tả thiết kế (Design Specification).....................................128
2.4.3.4. Tổng hợp (Synthesis)...............................................................128
2.4.3.5. Kiểm tra thiết kế (Design Verification)...................................128
2.4.4. So sánh quy trình thiết kế ASIC với quy trình thiết kế ASIC sử dụng FPGA .130

2.5. Một vài công cụ thiết kế ASIC.............................................................132
2.5.1. Giới thiệu một số công cụ thiết kế ASIC ........................................132
2.5.2. Đánh giá và so sánh các cơng cụ thiết kế........................................133
2.5.2.1. Các tính năng cơ bản ...............................................................134
2.5.2.2. Khả năng hỗ trợ các dòng sản phẩm ASIC khác nhau ............134
2.5.2.3. Tínhnănghỗtrợthiếtkếbộvixửlýnhúngvàđồngthiếtkếphầncứng/phầnmềm..135
2.5.2.4. Các chức năng mức cao...........................................................135
2.5.2.5. Luồng thiết kế..........................................................................136
2.5.2.6. Sử dụng công cụ phù hợp với nhà cung cấp............................137
2.6. Case study: Thiết kế một ASIC đơn giản ...........................................138
2.6.1. Bước đặc tả thiết kế.........................................................................139
2.6.1.1. Đầu vào, đầu ra........................................................................139
2.6.1.2. Yêu cầu thiết kế .......................................................................139
2.6.1.3. Phân tích ..................................................................................139
2.6.1.4. Mơ tả bằng VHDL...................................................................139
2.6.2. Tổng hợp logic (Logic Synthesis)...................................................143
2.6.2.1. Đầu vào, đầu ra........................................................................143
2.6.2.2. Tổng hợp logic sử dụng cơng cụ .............................................143
2.6.3. Phân tích RTL .................................................................................144
2.6.4. Mô phỏng giả lập – kiểm tra thiết kế ..............................................146
2.6.4.1. Đầu vào, đầu ra........................................................................146
2.6.4.2. Mô phỏng.................................................................................146
Phần 3. ASIP và quy trình thiết kế ASIP ......................................................147
3.1. Tổng quan về ASIP ...............................................................................148
3.1.1. Khái niệm ASIP ..............................................................................149
3.1.2. Đặc điểm nổi bật của ASIP .............................................................151
3.1.3. Đánh giá chất lượng một ASIP .......................................................153
3.1.3.1. Đánh giá qua thơng số diện tích (area)....................................153
3.1.3.2. Đánh giá qua thông số hiệu năng thời gian (Time Performance).....154
3.1.3.3. Đánh giá qua thông số điện năng tiêu thụ (Power Consumption)....154

3.1.3.4. Đánh giá qua các thông số khác ..............................................155
3.1.4. Lựa chọn bài tốn chính cần giải quyết khi thực hiện một ASIP ...157
3.1.4.1. Bài toán 1.................................................................................157
3.1.4.2. Bài toán 2.................................................................................157
3.1.4.3. Bài toán 3.................................................................................157
3.2. Các phương pháp thực hiện ASIP.......................................................158
3.2.1. Hai phương pháp thực hiện ASIP và ưu nhược điểm .....................159
iii


3.2.1.1. Phương pháp sử dụng lại các lõi CPU có sẵn (off-the-shelf)..159
3.2.1.2. Phương pháp thiết kế lõi CPU dùng riêng...............................160
3.2.2. Phương pháp thực hiện ASIP sử dụng các lõi CPU có sẵn (off-the-shelf)....162
3.2.2.1. Đặt vấn đề................................................................................162
3.2.2.2. Mục tiêu...................................................................................163
3.2.2.3. Phương pháp thực hiện............................................................163
3.2.2.4. Tổng kết phương pháp.............................................................168
3.2.3. Phương pháp thực hiện ASIP bằng cách thiết kế lõi CPU dùng riêng .....170
3.2.3.1. Giới thiệu .................................................................................170
3.2.3.2. Các bước trong tổng hợp ASIP ...............................................170
3.2.3.3. Phân tích ứng dụng ..................................................................172
3.2.3.4. Khảo sát khơng gian thiết kế kiến trúc ....................................173
3.2.3.5. Sinh tập lệnh ............................................................................176
3.2.3.6. Tổng hợp code .........................................................................178
3.2.3.7. Tổng kết phương pháp.............................................................179
3.3. Một số bài toán tối ưu trong quá trình thiết kế ASIP .......................181
3.3.1. Tối ưu hố kích thước CPU và memory trong các thiết kế hệ thống nhúng .181
3.3.1.1. Giới thiệu .................................................................................181
3.3.1.2. Phạm vi ....................................................................................181
3.3.1.3. Với các bộ vi xử lý độ rộng bit nhỏ.........................................181

3.3.1.4. Các vấn đề khác.......................................................................183
3.3.1.5. Mơ hình giá thành của hệ thống ..............................................183
3.3.1.6. Kết quả.....................................................................................185
3.3.1.7. Một chút thảo luận...................................................................188
3.3.1.8. Kết luận....................................................................................188
3.3.2. Đánh giá độ rộng của tập các thanh ghi trong thiết kế ASIP ..........189
3.3.2.1. Giới thiệu .................................................................................189
3.3.2.2. Một vài kết quả ........................................................................190
3.3.2.3. Kết luận....................................................................................195
3.4. Một vài công cụ hỗ trợ thiết kế ASIP..................................................196
3.4.1. Bộ tổng hợp processor và sinh trình biên dịch Satsuki...................196
3.4.2. Trình biên dịch encc........................................................................196
3.4.3. SystemC ..........................................................................................196
3.4.4. CASLE ............................................................................................196
Phần 4. Thiết kế thử nghiệm ASIP.................................................................198
4.1. Giải pháp thiết kế ASIC/ASIP tại Việt Nam ......................................199
4.1.1. Tình hình cơng nghiệp vi điện tử tại Việt Nam ..............................199
4.1.2. Tình hình thiết kế điện tử tại Việt Nam ..........................................200
4.1.3. Tình hình các công cụ phát triển ASIC/ASIP tại Việt Nam ...........200
4.1.4. Giải pháp cho thiết kế ASIC tại Việt Nam......................................201
4.1.4.1. Số lượng lớn, giải pháp ASIC phi chế tạo (fabless) ................201
4.1.4.2. Giải pháp cho thiết kế thư viện các phần tử ............................202
4.1.4.3. Số lượng ít, giải pháp ASIC dựa trên FPGA...........................202
4.1.5. Giải pháp cho thiết kế ASIP tại Việt Nam ......................................202
4.1.6. Bài học từ các nước khác - sự chuẩn bị cho ngành thiết kế chip nước nhà ...203
4.1.6.1. Chuẩn bị về nhân lực và cập nhật công nghệ ..........................204
iv


4.1.6.2. Chuẩn bị về máy móc, cơng cụ ...............................................204

4.1.6.3. Vấn đề thị trường.....................................................................204
4.2. Mơ tả bài tốn thử nghiệm...................................................................206
4.3. Phân tích ứng dụng...............................................................................208
4.3.1. Thao tác lấy ngưỡng ảnh đa mức xám ............................................208
4.3.2. Phân tích các thao tác thực hiện cho ASIP có khả năng thực hiện phân ngưỡng..210
4.3.3. Mơ hình của hệ thống ASIP cần xây dựng .....................................210
4.3.3.1. Sơ đồ ngun lý nối ghép ASIP với PC ..................................210
4.3.3.2. Mơ hình giao tiếp tín hiệu giữa phần mềm PC và ASIP .........211
4.4. Khảo sát không gian thiết kế - Thiết kế kiến trúc ASIP ...................212
4.4.1. Kiến trúc tổng thể của ASIP............................................................212
4.4.2. Phân tích và lựa chọn kiến trúc ASIP .............................................212
4.4.3. Các giai đoạn thiết kế kiến trúc ASIP .............................................214
4.4.4. Kiến trúc chi tiết của ASIP..............................................................216
4.4.4.1. Kiến trúc ngoài ........................................................................216
4.4.4.2. Kiến trúc trong.........................................................................218
4.5. Tổng hợp tập lệnh .................................................................................219
4.5.1. Phân tích các lệnh............................................................................219
4.5.2. Phân nhóm lệnh...............................................................................219
4.5.3. Đặt mã lệnh (opcode) ......................................................................220
4.5.4. Dạng lệnh nhị phân đầy đủ..............................................................221
4.6. Tổng hợp code .......................................................................................223
4.6.1. Chương trình nạp chip trên FPGA ..................................................223
4.6.2. Chương trình truyền nhận dữ liệu ảnh từ PC qua cổng COM ........225
4.7. Tổng hợp phần cứng.............................................................................226
4.8. Kết quả đánh giá ứng dụng và ASIP...................................................227
Kết luận..............................................................................................................232
Định hướng phát triển......................................................................................233
Tài liệu tham khảo ............................................................................................234
Phụ lục 1. Một số ASIC cụ thể..............................................................................1
Phụ lục 2. Khuôn dạng EDIF ...............................................................................4

Phụ lục 3. Một số quy trình thiết kế ASIC trên thực tế........................................7
Phụ lục 4. Các thành phần cấu trúc bên trong FPGA. .....................................13
Phụ lục 5. Một số công cụ thiết kế ASIC............................................................19
Phụ lục 6. Tập thanh ghi của ASIP lấy ngưỡng ................................................59
Phụ lục 7. Mô tả các lệnh trong tập lệnh của ASIP lấy ngưỡng.......................62
Phụ lục 8. Mã ứng dụng lấy ngưỡng viết trên ASIP .........................................73
Phụ lục 9. Kết quả đánh giá ASIP lấy ngưỡng trên phần mềm ISE của Xilinx........76
Phụ lục 10. Thiết kế chi tiết khối lấy ngưỡng trong ASIP.................................78

v


Danh sách các hình vẽ
Hình 1.1. Khn silic và IC chân kiểu lưới ...........................................................7
Hình 1.2. Sự phát triển mật độ tích hợp của các IC logic và bộ nhớ theo thời gian ........9
Hình 1.3. Lịch sử phát triển của số lượng các transistor và tần số xung clock của các bộ vi xử lý....10
Hình 1.4. Xu hướng tăng số lượng transistor ......................................................10
Hình 1.5. Xu hướng tăng tần số xung clock ........................................................11
Hình 1.6. Bộ vi xử lý Intel 4004 (1971) - cơng nghệ thiết kế thủ cơng ..............12
Hình 1.7. Bộ vi xử lý Intel Pentium (1997).........................................................12
Hình 1.8. Các mức trừu tượng thiết kế cho mạch số ...........................................14
Hình 1.9. Mỗi một ơ chữ nhật chính là một khn (die) trên wafer....................16
Hình 1.10. Các nguồn nhiễu trong các mạch số ..................................................19
Hình 1.11. Đặc tính chuyển đổi điện áp ..............................................................20
Hình 1.12. Kết nối giữa các mức logic và các mức điện thế ...............................21
Hình 1.13. Các cổng đảo kết nối liên tiếp với nhau: định nghĩa các lề nhiễu .....21
Hình 1.14. Sau một chuỗi cổng, tín hiệu đầu ra có thể nhảy đến điện áp tại vùng khơng xác định.....22
Hình 1.15. Một chuỗi các bộ đảo mắc liên tiếp nhau ..........................................22
Hình 1.16. Định nghĩa fan-out và fan-in của cổng số..........................................23
Hình 1.17. Đặc tuyến chuyển đổi điện áp lý tưởng .............................................24

Hình 1.18. Định nghĩa trễ truyền và thời gian tín hiệu đi lên và đi xuống.........25
Hình 1.19. Mạch ring oscillator dùng để đo độ trễ của mạch..............................25
Hình 1.20. Quy trình thiết kế chế tạo IC hồn chỉnh tại ERSO thuộc ITRI - Trung Quốc........28
Hình 1.21. Sơ đồ chế tạo wafer từ cát..................................................................30
Hình 1.22. Phần lớn thành phần của cát là thạch anh..........................................30
Hình 1.23. Thạch anh...........................................................................................30
Hình 1.24. Tỉ lệ tạp chất trong quá trình chiết xuất Silic tinh khiết có thể ví như một quả bóng
tennis trong các quả bóng bàn ghép thành một đường thẳng kéo dài từ trái đất đến mặt trăng.......31
Hình 1.25. Các đơn tinh thể Silic bám dần vào Solid Seed Crystal đang xoay và
nhấc dần lên khỏi bể Silic nóng chảy, hình thành thỏi Silic đơn tinh thể ............32
Hình 1.26. Sơ đồ khơng gian 3 chiều của phương pháp Czochralski..................32
Hình 1.27. Thỏi tinh thể Silic đường kính 8 inchs so với thỏi tinh thể Silic với
đường kính 1 inch được sản xuất vào những năm 50...........................................33
Hình 1.28. Một thỏi Silic thơng thường dài khoảng 1-2m ..................................33

vi


Hình 1.29. Cấu trúc liên kết đơn tinh thể Silic ....................................................34
Hình 1.30. QtrìnhxửlýthỏiSilicđơntinhthểtạocácwaferbaogồmqtrìnhcắt,mài,khắcaxitvàđánhbóng34
Hình 1.31. Cắt lát thỏi đơn tinh thể Silic .............................................................34
Hình 1.32. Phương pháp in Photolithography định nghĩa hình dạng các lớp vi mạch trên wafer....35
Hình 1.33. Quy trình xử lý các lớp bên trên lớp silic nền ...................................36
Hình 1.34. Ơxit trường (lớp điơxit silic dày) nằm trên lớp nền Silic ..................37
Hình 1.35. Mơ hình in Photolithography.............................................................38
Hình 1.36. Các tấm kính để tạo các lớp mẫu mạch điện khác nhau trên bề mặt wafer .39
Hình 1.37. Mặt nạ 5X ..........................................................................................39
Hình 1.38. Mơ hình chiếu tia của reticle .............................................................40
Hình 1.39. 3 phương pháp kích hoạt lớp cảm quang: tiếp xúc trực tiếp mặt nạ với lớp
cảm quang, để mặt nạ ở khoảng cách gần, và để mặt nạ ở khoảng cách xa ...............40

Hình 1.40. Dùng tia cực tím phóng xun qua mặt nạ in hình mạch xuống lớp cảm quang làm
thay đổi tính chất của chất cảm quang ở những phần tiếp xúc trực tiếp với tia cực tím ................41
Hình 1.41. Saukhikhắcaxitvàolớpơxit,tađượcphầnơxitvàchấtcảnquangmanghìnhđúngnhưhìnhthiếtkế 42
Hình 1.42. Bắn cácion, phần silic bị lộ ra sẽ bịkích thích bởi các ion và xácđịnh tính dẫn điện của nó..44
Hình 1.43. Phịng bắn các ion để kích thích Silic................................................44
Hình 1.44. Minh họa q trình sản xuất transistor NMOS..................................49
Hình 1.45. Nhiều lớp kết nối ...............................................................................50
Hình 1.46. Các đường liên kết nối – 3 chiều .......................................................50
Hình 1.47. Đổ lên vùng điôxit dày tạo kiểu, tạo vùng n-well, đổ tiếp lớp ơxit dày, lớp ơxit mỏng...51
Hình 1.48. Lắngđọnglớpđasilic;bắnphávùngn+,p+vàtiếpxúcơmiclênvùngđếvàvùngn-well....52
Hình 1.49. Đổ lên một lớp ôxit dày để cách ly, tạo kiểu lớp ơxit........................53
Hình 1.50. Đổ lên lớp kim loại có tạo kiểu..........................................................54
Hình 1.51. Các lớp kim loại tiếp xúc dùng để xây dựng các liên kết nối............55
Hình 1.52. CMOS n-well hồn chỉnh ..................................................................56
Hình 1.53. Tập hợp các mặt nạ trong quy trình...................................................57
Hình 1.54. Wafer 12 inchs ...................................................................................58
Hình 1.55. Các conchip sẽ đượccắtratừ wafer với các cưatốc độ cao bằng kim cương và được làm nguội bằng nước59
Hình 1.56. Các khn của Pentium .....................................................................59
Hình 1.57. Hình ảnh minh họa chip được đóng gói ............................................60
Hình 1.58. Các hướng thực hiện thiết kế cho các IC số ......................................64
Hình 1.59. Một số chip dựa trên cơng nghệ thiết kế mạch tùy biến Intel4004 ...67
Hình 1.60. MộtsốchipthuộchọIntel,trongđóchỉcó4004đượcthiếtkếtheophươngpháptùybiến ...67
vii


Hình 1.61. Thiết kế dựa trên các phần tử (Cell – based Design).........................69
Hình 1.62. Late-Binding Implementation.............................................................73
Hình 1.63. Một ví dụ về Gate-Arrays (Sea – of - gates).......................................74
Hình 1.64. Ví dụ về antifuse................................................................................74
Hình 2.1. Thí dụ về sơ đồ bố trí một ASIC dự trên các phần tử cơ bản (cell-based ASIC) .......81

Hình 2.2. ASIC có dạng các dãy cổng hình máng (Channeled Gate Array) .......82
Hình 2.3. ASIC có dạng các dãy cổng khơng có hình máng (Channelless Gate Array)..83
Hình 2.4. ASIC có dạng các dãy cổng có cấu trúc (Structured Gate Array).......83
Hình 2.5. ASIC ở dạng các thiết bị logic lập trình được (Programmable Logic Devices)..84
Hình 2.6. FPGA ...................................................................................................85
Hình 2.7. Qui trình thiết kế ASIC đầy đủ ............................................................89
Hình 2.8. IEEE khuyến nghị kích thước và các ký hiệu cho các cổng logic.......91
Hình 2.9. Các thuật ngữ được dùng trong các sơ đồ mạch..................................92
Hình 2.10. Một phần tử và các sơ đồ con của nó. ...............................................93
Hình 2.11. Ví dụ về đầu cuối và kết nối ..............................................................94
Hình 2.12. Một chốt (latch) 16 bit .......................................................................95
Hình 2.13. Đầuvàothiếtkếbằngsơđồlogic(bằngtay)vàđầuvàothiếtkếsửdụngmơtảVerilog........99
Hình 2.14. Các bước thiết kế ASIC ở mức vật lý..............................................104
Hình 2.15. Minh họa bước 3 - Phân chia hệ thống (partitioning) .....................105
Hình 2.16. Minh họa bước 4 - Bố trí mặt bằng (floorplanning)........................105
Hình 2.17. Từ bước Bố trí mặt bằng đến bước Đặt khối vào vị trí ..................105
Hình 2.18. Bước Định tuyến liên kết nối (routing) ...........................................106
Hình 2.19. Mạng, đồ thị và phân chia hệ thống.................................................109
Hình 2.20. Ví dụ về phân chia hệ thống. ...........................................................110
Hình 2.21. Thuật tốn phân chia hệ thống K-L. ................................................111
Hình 2.22. Tiên đốn điện dung ........................................................................113
Hình 2.23. Thực hiện floorplanning một ASIC.................................................114
Hình 2.24. Phân tích mật độ dày đặc .................................................................115
Hình 2.25.Cấu trúc liên kết nối (interconnect structure) ...................................116
Hình 2.26. Liên kết nối ma trận cổng (Gate-array interconnect) ......................117
Hình 2.27. Giải thuật Min-cut dùng trong placement........................................119
Hình 2.28. Điểm định tuyến kim loại ................................................................121

viii



Hình 2.29. Hình ảnh phóng to một phần của một ASIC ...................................122
Hình 2.30. So sánh hiệu năng, chi phí cố định NRE, giá thành, thời gian gia nhập
thị trường (TTM) giữa các loại ASIC (ASIC được thiết kế thông thường, ASIC
được thiết kế sử dụng FPGA và ASIC với vai trị các bộ vi xử lý – MICRO)...125
Hình 2.31. So sánh về khả năng của ASIC và FPGA........................................126
Hình 2.32. Cấu trúc FPGA ................................................................................127
Hình 2.33. So sánh quy trình thiết kế ASIC và quy trình thiết kế sử dụng FPGA......130
Hình 2.34. Luồng thiết kế ..................................................................................136
Hình 2.35. Sử dụng các cơng cụ tương ứng của hãng sản xuất FPGA..............137
Hình 2.36. Mơ hình bộ cộng tổ hợp...................................................................139
Hình 2.37. Cấu trúc bộ cộng tuần tự n bit .........................................................141
Hình 2.38. Cấu trúc bộ cộng đầy đủ (Full Adder) 2 bit.....................................141
Hình 2.39. Bộ cộng 4 bit sau bước Tổng hợp logic...........................................143
Hình 2.40. Bộ cộng đầy đủ sau bước Tổng hợp logic .......................................143
Hình 2.41. Bộ bán tổng sau bước Tổng hợp logic.............................................143
Hình 2.42. Kết quả sau phân tích RTL ..............................................................145
Hình 2.43. Mơ phỏng giả lập bộ cộng 4 bit .......................................................146
Hình 3.1. Các thành phần của một ASIP ...........................................................149
Hình 3.2.Phương pháp sử dụng lại các lõi CPU ................................................159
Hình 3.3. Quy trình thiết kế ASIP theo phương án thực hiện sử dụng lõi CPU có sẵn .....165
Hình 3.4. Kiến trúc giải mã tĩnh ........................................................................166
Hình 3.5. Kiến trúc giải mã động ......................................................................167
Hình 3.6. Sơ đồ các bước tổng hợp ASIP..........................................................171
Hình 3.7. Sơ đồ khối của trình khảo sát kiển trúc .............................................173
Hình 3.8. Bộ sinh code khả chuyển ...................................................................178
Hình 3.9. Khi độ rộng bit của CPU giảm, bộ nhớ dữ liệu RAM và bộ nhớ lệnh
ROM phải lớn hơn. Sự thu gọn CPU và bộ nhớ dữ liệu nhằm làm cho hệ thống
nhỏ hơn trong khi việc tăng bộ nhớ lệnh lại nhằm làm cho hệ thống lớn hơn. ..182
Hình 3.10. Tỉ lệ tương ứng liên hệ giữa kích thước của ROM, RAM ..............184

Hình 3.11. Mỗi sự phân bố có một mối liên hệ nhất định .................................185
Hình 3.12. Mối quan hệ giữa độ rộng bit của CPU, số lệnh, kích thước RAM, ROM ...187
Hình 3.13. Sơ đồ khối cho phương pháp thiết kế ASIP ....................................190
Hình 3.14. Quan hệ giữa số lượng thanh ghi và số lệnh....................................191

ix


Hình 3.15. Quan hệ giữa số lượng thanh ghi và số chu kỳ................................192
Hình 3.16. Quan hệ giữa số lượng thanh ghi và tỉ lệ tràn lệnh so với kích thước mã cố định ..192
Hình 3.17. Quan hệ giữa số lượng thanh ghi và điện năng tiêu thụ trung bình (bộ nhớ off chip)...193
Hình 3.18. Quan hệ giữa số lượng thanh ghi và điện năng tiêu thụ trung bình (bộ nhớ on chip)...194
Hình 3.19. Quan hệ giữa số lượng thanh ghi và năng lượng tiêu thụ (off chip)194
Hình 3.20. Quan hệ giữa số lượng thanh ghi và năng lượng tiêu thụ (on chip) 195
Hình 3.21. Tổng quan về đồng tổng hợp trong CASTLE .................................197
Hình 4.1. Kit phát triển Spartan 3-LC của Xilinx .............................................206
Hình 4.2. Sơ đồ các thành phần trong kit phát triển Spartan 3-LC của Xilinx .207
Hình 4.3. Sơ đồ khối của kit phát triển Spartan 3-LC của Xilinx .....................207
Hình 4.4. Một ảnh đa mức xám 10 x 10 ............................................................208
Hình 4.5. Đồ thị phân ngưỡng ảnh ....................................................................208
Hình 4.6. Thao tác lấy ngưỡng ảnh đa mức xám tại các giá trị ngưỡng khác nhau: 80, 128và180....209
Hình 4.7. Mơ hình giao tiếp với PC...................................................................210
Hình 4.8. Mơ hình giao tiếp phần mềm giữa PC và ASIP ................................211
Hình 4.9. Trình tự phân tích thiết kế kiến trúc ASIP.........................................214
Hình 4.10. Kiến trúc ngồi của ASIP lấy ngưỡng. ............................................216
Hình 4.11. Sơ đồ khối ASIP lấy ngưỡng ...........................................................218
Hình 4.12. Giao diện chương trình truyền nhận dữ liệu với FPGA trên PC .....225
Hình 4.13. Kết nối Kit với máy tính PC ............................................................227
Hình 4.14. Hệ thống đèn báo hiệu nguồn khi kết nối máy tính.........................228
Hình 4.15. Đưaảnhgốc,nhậpngưỡngcầnlấy,đưasốhiệucổngCOMgiaotiếpvớiASIP,nhấnStart...228

Hình 4.16. Đèn báo hiệu truyền dữ liệu từ PC sang ASIP ................................229
Hình 4.17. Đèn báo truyền dữ liệu từ ASIP sang PC sau khi đã xử lý ảnh xong........229
Hình 4.18. Ảnh đã xử lý tại ASIP hiển thị tại PC..............................................230
Hình 4.19. Một thí dụ khác về kết quả chạy ứng dụng và ASIP lấy ngưỡng ....230
Hình 4.20. Thí dụ về ảnh bài test trắc nghiệm trước và sau khi được ASIP xử lý ......231

x


Danh sách các bảng
Bảng 2.1. So sánh giữa các loại ASIC.................................................................85
Bảng 2.2. Quy định kích thước tiêu chuẩn của các sheet sơ đồ của chuẩn ANSI và chuẩn ISO.....92
Bảng 2.3. Bảng so sánh đầu vào thiết kế là bậc cao sử dụng tổng hợp logic với đầu vào
thiết kế là mức thấp qua một thiết kế cho bộ so sánh và dồn kênh (1mil=10-3inch) ........99
Bảng 2.4. Các tỷ lệ khuyết tật theo giá thành sửa chữa.....................................103
Bảng 2.5. Một số thông tin phục vụ cho việc ước lượng một ASIC theo cơng nghệ 1 µm ....108
Bảng 2.6. So sánh các tính năng cơ bản của các công cụ thiết kế.....................134
Bảng 2.7. So sánh khả năng hỗ trợ các dòng ASIC khác nhau .........................134
Bảng 2.8. So sánh khả năng hỗ trợ thiết kế bộ xử lý nhúng và đồng thiết kế phần cứng phần mềm.135
Bảng 2.9. So sánh các công cụ về chức năng mức cao .....................................135
Bảng 3.1. Giá thành của RAM phụ thuộc vào độ rộng bit n .............................185
Bảng 4.1. Mô tả chân tín hiệu ngồi..................................................................217
Bảng 4.2. Tập lệnh của ASIP lấy ngưỡng .........................................................220
Bảng 4.3. Dạng lệnh nhị phân đầy đủ của ASIP lấy ngưỡng ............................222

xi


Danh sách các thuật ngữ
Ký hiệu Nghĩa tiếng Việt

Thuật ngữ
A
Abstration levels
Các mức độ trừu tượng
Active region
Vùng tích cực
Application specification instruction set processor ASIP Bộ xử lý tập lệnh chuyên dụng
Application-Specific Integrated Circuit
ASIC Mạch tích hợp chuyên dụng
Area
A
Kích cỡ
Arithmetic and Logic Unit
ALU Đơn vị số học và logic
Phương pháp thiết kế dựa trên
Array-based design
dãy các phần tử
Ashing
Bước loại bỏ chất cảm quang
B
Phương pháp thiết kế từ dưới
Bottom up
lên
Bus Interface Unit
BIU Khối phối ghép bus
C
Cell
Phần tử cơ bản
ASIC dựa trên các phần tử cơ
Cell-Based ASIC

CBIC
bản
Phương pháp luận thiết kế dựa
Cell-Based Design Methodology
trên những phần tử cơ bản
ASIC có dạng các dãy cổng
Channeled Gate Array
CGA
hình máng
Channelless Gate Array, Channel-free gate array,
ASIC có dạng các dãy cổng
SOG
Sea of gates array
khơng có hình máng
Q trình “lắng đọng hơi hóa
Chemical vapor deposition
CVD
học”
Bước phẳng hóa theo cơ chế
Chemical-Mechanical Planarization
CMP
hóa học
Circuit level
Mức mạch
Clock buffer
Bộ đệm xung đồng hồ
Clock cycle time
Chu kỳ xung clock
Clock frequency
Tần số xung clock

Communicating Sequential Processes
CSP Giao tiếp các quá trình liên tục
Thiết kế dựa trên những phần
Compiled cell-based design
tử được biên dịch
Các hệ thống số được tạo bởi
Complementary Metal Oxide Semiconductor
CMOS các transistor kiểu nMOS và
pMOS nối kết hợp với nhau
Computer-Aid Design
CAD Thiết kế nhờ máy tính
Cơng cụ thiết kế mạch điện tử
Computer-Aided Electronics
CAE
nhờ máy tính
Control Unit
CU Đơn vị điều khiển
Core
Lõi, nhân

xii


Cost
Cost of die
Cost of die test
Cost of packaging
Cost of wafer
Cost per IC
Custom

D
Data Memory Access Unit
Debug

Chi phí
Chi phí 1 khn
Chi phí kiểm tra khn
Chi phí đóng gói
Chi phí wafer
Chi phí của 1 IC
Tùy biến
DMAU Đơn vị truy cập bộ nhớ dữ liệu
Gỡ lỗi
Số khuyết điểm trên đơn vị
diện tích
Nhập thiết kế
Mức thiết bị
Phương pháp thiết kế chia và
trích
Khn
Diện tích khn
Năng suất khn
Số khn trên wafer
Vùng khuếch tán
Tính chất hướng

Defects per unit area
Design capture
Device level
Devide and conquer

Die
Die area
Die yield
Dies per wafer
Diffusion region
Directivity
E
Eching
Electronic Design Automation

EDA

Emitter-Coupled Logic

ECL

Energy consumption
Energy-Delay product
Execution Unit
F
Fan-in
Fan-out
Field oxide

E-D
EU

Quá trình khắc
Tự động thiết kế
Mạch số tuân theo chuẩn ECL,

gồm các transistor lưỡng cực
có các đầu cực phát nối với
nhau
Năng lượng tiêu thụ
Tích trễ - năng lượng
Khối thực hiện lệnh

Số lượng các đầu vào của cổng
Số lượng các đầu ra của cổng
Ôxit trường
ASIC có dạng ma trận cổng lập
FPGA
trình được
Tỉ lệ kiểm tra thành công cuối
cùng
FSM Máy trạng thái hữu hạn
Máy trạng thái hữu hạn với
FSMD
Datapath
Chi phí cố định
Bố trí mặt bằng
Mức mơ-đun chức năng
FSB Các khối chức năng chuẩn

Field-Programmable Gate Array
Final test yield
Finite State Machine
Finite State Machine with Datapath
Fixed cost
Floorplanning

Functional module level
Functional Standard Block
G
Gate array
Gate level

Dãy cổng
Mức cổng

xiii


Gate or switching threshold voltage
Gate oxide
Gate-Array-Based ASIC, Masked Gate Array
H
Hardware
Hardware Description Language
High Level Synthesis
I
IC package
Input / Output
Instruction Memory Access Unit
Instruction Register
Instruction set
Instruction Set Architecture
Insulating oxide
Integrated Circuit
Interconnect
Ion implantation

Ion implantation chamber
L

Điện thế ngưỡng của cổng
Lớp ơxit cổng
MGA ASIC có dạng dãy cổng
HW
HDL
HLS

Phần cứng
Ngơn ngữ mơ tả phần cứng
Tổng hợp cấp cao

Đóng gói IC
I/O Vào / Ra
IMAU Đơn vị truy cập bộ nhớ lệnh
IR
Thanh ghi lệnh
Tập lệnh
ISA Kiến trúc tập lệnh
Lớp điôxit để cách ly
IC
Mạch tích hợp, vi mạch, chip
Liên kết nối
Q trình bắn phá ion
Không gian bắn phá ion

Large Scale Integration


LSI

Layout
Load - Store
Logic synthesis
M
Macrocell

LS

Loại IC có mật độ tích hợp cỡ
lớn
Sơ đồ bố trí mạch chi tiết
Nạp - Lưu trữ
Tổng hợp logic

Phần tử lớn
Thiết kế dựa trên những phần
tử lớn
MGA ASIC có dạng dãy cổng
Các thiết bị chứa dãy mặt nạ có
MPA
khả năng lập trình được
Loại IC có mật độ tích hợp cỡ
MSI
trung bình
Bộ sinh mơ-đun
MCM Mơ-đun đa chip

Macrocell-based design

Masked Gate Array
Mask-Programmable Array
Medium Scale Integration
Module complier
Multi-Chip Module
N
N-Channel MOS
Noise margin
Noise Margin High
Noise Margin Low
Non-Recurring Expense
O
Off-the-shelf
P
Parasit
Parasitic capacitance
P-Channel MOS
Performance
P-expitaxial layer

nMOS Transistor MOS loại n
Lề nhiễu
NMH Lề nhiễu cao
NML Lề nhiễu thấp
NRE Chi phí khơng lặp lại
Có sẵn
Hiện tượng dịng, áp ký sinh
Điện dung ký sinh
pMOS Transistor MOS loại p
Hiệu năng

Lớp ghép p được kích thích

xiv


Phase locked-loop
Photoliography
Photoresist
Pin-Grid Array
Placement
Polysilicon
Power

PGA

Power consumption

P

Power-Delay Product

PDP

Prediffused Arrays

PA

Prelayout Simulation and Verification

PSV


Printed Circuit Board
Process Networks
Program Counter
Programmable Logic Array

PCB
PN
PC
PLA

Programmable Logic Devices

PLD

Propagation delay
R
Random Access Memory
Read Only Memory
Reduced Instruction Set Computer
Regenerative Property
Register - Memory
Register - Transfer
Register File
Routing
S
Select region
Semicustom
Set - Reset
Shared Memory

Si substrate
Silicon die

nhẹ
Vịng lặp khóa pha
In li-tơ
Chất cảm quang
Chân kiểu lưới
Đặt khối vào vị trí
Lớp đa silic
Điện năng, năng lượng tiêu thụ
Công suất tiêu thụ, điện năng
tiêu thụ
Tích trễ-cơng suất
Các thiết bị chứa dãy được
khuếch tán trước
Kiểm tra và mơ phỏng trước
layout
Mạch in
Mạng chu trình
Bộ đếm chương trình
Mảng logic lập trình được
ASIC ở dạng các thiết bị logic
lập trình được
Trễ truyền

RAM Bộ nhớ truy cập ngẫu nhiên
ROM Bộ nhớ chỉ đọc
RISC Máy tính với tập lệnh rút gọn
Thuộc tính cải tạo

RM Thanh ghi - Bộ nhớ
RT Lưu chuyển - Ghi
RF Tập thanh ghi
Định tuyến liên kết nối

SR
SM

Small Scale Integration

SSI

Soft-baked
Software
Source, drain region
Speed
Spin, Rinse and Dry
Structual generator

SW
SRD

Structured Gate Array, Embedded Gate Array

SGA

Substrate contact
Supercomputer, Hypersupercomputer

xv


Vùng lựa chọn
Bán tùy biến
Thiết lập - Xóa
Bộ nhớ được chia sẻ
Đế silic
Khn, khn silic
Loại IC có mật độ tích hợp cỡ
nhỏ
Được nung nhẹ
Phần mềm
Cực nguồn và cực máng
Tốc độ
Xoay, rửa và sấy khô
Bộ tạo có cấu trúc
ASIC có dạng các dãy cổng có
cấu trúc
Vùng tiếp xúc với nền
Siêu máy tính


Supply rail
Synchoronous Dataflow
System level
System partioning
System-Level Macro
System-on-a-chip, System on chip
T
The Ideal Digital Gate
Thick oxide

Time performance

SDF
SLM

T

Top-down
Transistor-Transistor Logic

TTL

Transitor, trigger, flip-flop
U
Ultra Large Scale Intergration

ULSI

Ultraviolet
Undefined region
V
Variable
Variable cost
Variable cost per IC
Very High Speed Integrated Circuit

UV

Đường cung cấp
Luồng dữ liệu đồng bộ

Mức hệ thống
Phân chia hệ thống
Các macro mức hệ thống
Hệ thống trên 1 chip
Cổng số lý tưởng
Lớp ôxit dày
Hiệu năng
Phuơng pháp thiết kế từ trên
xuống
Mạch số tuân theo chuẩn TTL,
gồm các transistor lưỡng cực
nối với nhau theo một cách
thức nào đó
Trigơ
Loại IC có mật độ tích hợp cỡ
vơ cùng lớn
Tia cực tím
Vùng khơng xác định

VAR Biến số
Chi phí thay đổi
Chi phí thay đổi của từng IC
VHSIC Mạch tích hợp tốc độ cao
Loại IC có mật độ tích hợp cỡ
VLSI
rất lớn
Ngơn ngữ mơ tả phần cứng cho
VHDL
mạch tích hợp tốc độ cao
VTC Đặc tính chuyển đổi điện áp

Số lượng IC

Very Large Scale Integration
VHSIC Hardware Description Languate
Voltage-transfer characteristic
Volume
W
Well contact

Vùng tiếp xúc với vùng well

xvi


Mở đầu
Đặt vấn đề
Hiện nay có thể nói rằng, trong đa số các lĩnh vực, Việt Nam đang là thị
trường tiêu thụ, đồng thời cũng bị phụ thuộc vào các nước trong và ngoài khu
vực về các thiết bị phần cứng.
Lấy thí dụ trong lĩnh vực phần cứng máy tính, chúng ta chưa hề có máy
tính Việt Nam. Nếu có những máy tính mang “thương hiệu Việt Nam”, thì đó
cũng chỉ là các máy tính có các bo mạch, các linh kiện, các thiết bị đi kèm được
thiết kế chế tạo ở nước ngồi, sau đó được nhập khẩu về, lắp ráp và đóng hộp tại
Việt Nam.
Trong lĩnh vực an ninh quốc phịng, do khơng làm chủ được cơng nghệ
thiết kế chế tạo phần cứng, đặc biệt là công nghệ thiết kế chế tạo IC nên tính bảo
mật và an tồn cho các hệ thống thơng tin khơng cao.
Mặt khác, việc không làm chủ được công nghệ phần cứng tất yếu dẫn đến
sự lệ thuộc phần mềm.
Muốn làm chủ được lĩnh vực này, trước tiên chúng ta cần nghiên cứu sâu

đồng thời bắt kịp thế giới về công nghệ thiết kế chế tạo các vi mạch và các bộ xử
lý chuyên dụng (ASIC/ASIP). Từ đó chúng ta mới có thể thiết kế chế tạo sản
xuất các vi mạch, các bộ xử lý chuyên dụng hiện đại và tiến tới sản xuất các sản
phẩm phần cứng thật sự củaViệt Nam.

Thực trạng nghiên cứu trong và ngoài nước về lĩnh vực thiết kế
chế tạo ASIC/ASIP
Trên thế giới, việc nghiên cứu thiết kế và chế tạo ASIC/ASIP đã bắt đầu
rất sớm, từ những năm 80-90 và cho đến nay đã thu được những thành tựu hết
sức to lớn. Công nghệ chế tạo các IC phát triển rất nhanh chóng và thường xuyên
thay đổi. Cịn việc thiết kế ASIC/ASIP cũng đã có rất nhiều phương pháp khác
nhau được đưa ra, tùy vào từng cơ sở nghiên cứu, tùy vào từng hãng thiết kế,
nhưng nhìn chung, chúng vẫn có những điểm cơ bản thống nhất.
Tại Việt Nam cũng đang có một số cơ sở tiến hành các nghiên cứu về thiết
kế và chế tạo các vi mạch, bao gồm Đại học Bách Khoa Hà Nội, Trung tâm Công
nghệ vi điện tử và Tin học, Đại học Bách Khoa TPHCM, Học viện Kỹ thuật
Quân sự, Đại học Quốc gia và một vài cơ sở khác. Tuy nhiên, đa phần các nghiên
cứu về thiết kế các ASIC lập trình được như FPGA, PLA…. Một số cơ sở cũng
đã tiến hành thiết kế thật trên các ASIC lập trình được này nhưng cũng chỉ ở tình
trạng tương đối “mị mẫm”, khơng bài bản, chưa thống nhất và cũng chưa tuân
theo bất cứ một quy trình chuẩn nào trên thế giới, và do đó khó có thể đánh giá
được về chất lượng cũng như khó có thể hội nhập quốc tế được. Các nghiên cứu
về lĩnh vực sản xuất chế tạo chip và thiết kế chế tạo ASIP vẫn cịn rất ít.

1


Đề tài luận văn
Với vấn đề nổi lên và thực trạng như vậy, đề tài “Quy trình thiết kế
ASIC/ASIP” đã được đặt ra nhằm giải quyết 3 vấn đề chính sau:

• Nghiên cứu quy trình thiết kế chế tạo các vi mạch chuyên dụng và
các bộ xử lý chuyên dụng ASIC/ASIP
• Lựa chọn các giải pháp thực hiện ASIC/ASIP tại Việt Nam
• Thiết kế một ASIP xử lý ảnh đơn giản nhằm thử nghiệm quy trình
thiết kế ASIP đã nghiên cứu được. Thiết kế này có thể mở rộng để
làm các thao tác xử lý ảnh tiếp theo.
Hiện tại, do điều kiện thiếu công cụ phát triển ASIP, phải thiết kế ASIP
“bằng tay”, nên đề tài luận văn chỉ đặt ra việc thiết kế một ASIP thực hiện thao
tác lấy ngưỡng - một thao tác đơn giản trong xử lý ảnh.
Luận văn này được thực hiện trong khuôn khổ đề tài “Nghiên cứu thiết kế
các vi mạch chuyên dụng (ASIC/ASIP)” thuộc dự án “Tăng cường năng lực
nghiên cứu khoa học và chuyển giao công nghệ về Thiết kế điện tử”, trường Đại
học Bách Khoa Hà Nội.

Nhiệm vụ luận văn
Căn cứ vào đề tài luận văn, các nhiệm vụ cần phải thực hiện trong luận
văn đó là:
• Nghiên cứu tổng quan về ASIC/ASIP
• Tìm hiểu các phương pháp thực hiện ASIC/ASIP nói chung
• Nghiên cứu quy trình sản xuất chế tạo các ASIC/ASIP
• Nghiên cứu quy trình thiết kế ASIC/ASIP
• Tìm hiểu các công cụ thiết kế và phát triển ASIC và ASIP
• Lựa chọn các giải pháp thực hiện ASIC/ASIP tại Việt Nam
• Thiết kế ASIP lấy ngưỡng ảnh.

Phương pháp nghiên cứu
Kết hợp giữa nghiên cứu lý thuyết và thực tế từ các sách, các bài báo,
internet và các tài liệu điện tử và thực nghiệm tại Phịng thí nghiệm Thiết kế Điện
tử EDL của Trường Đại học Bách Khoa Hà Nội.


Nội dung luận văn
Bám sát yêu cầu và nhiệm vụ của đề tài, luận văn được trình bày dưới 4
phần.
Phần 1 - Sơ lược về thiết kế và chế tạo IC số.
Phần này trình bày về các vấn đề chung trong thiết kế IC số bao gồm
nguyên nhân, sự chuyển đổi phương pháp thiết kế và các tiêu chí để đánh giá
chất lượng một IC số. Tiếp đó là phần giới thiệu quy trình sản xuất chế tạo IC số
2


- cũng chính là quy trình chế tạo các ASIC/ASIP. Cuối cùng là các chiến lược để
thực hiện các IC số, bao gồm chiến lược thực hiện thiết kế chế tạo từ đầu, hay
chiến lược sử dụng các IC số được chế tạo sẵn một phần hoặc toàn bộ và có thể
lập trình. Chính việc lựa chọn chiến lược thực hiện này có ảnh hưởng rất lớn tới
chất lượng của IC cần thiết kế chế tạo.
Phần 2 - ASIC và quy trình thiết kế ASIC
Phần 2 tiến hành cụ thể hóa khái niệm các IC chun dụng (ASIC) và quy
trình thiết kế. Mở đầu bằng việc giới thiệu sự ra đời và phân loại ASIC, sau đó là
3 phương pháp thực hiện thiết kế ASIC. Tiếp theo, phần 2 đưa ra quy trình thiết
kế ASIC đầy đủ và quy trình thiết kế ASIC sử dụng FPGA. Đây là quy trình thiết
kế, còn việc chế tạo một ASIC sẽ tuân đúng theo quy trình chế tạo một IC số mà
phần 1 đã trình bày.
Cuối cùng, để có thể hiểu thêm về quy trình thiết kế một ASIC, phần 2 của
luận văn tiếp tục trình bày một Case study về thiết kế ASIC đơn giản theo từng
bước tương ứng với quá trình thiết kế một ASIC. Tuy nhiên, do những hạn chế
khách quan như về thời gian, về điều kiện môi trường thiết kế, ASIC này được
lựa chọn thiết kế dựa trên FPGA.
Phần 3 - ASIP và quy trình thiết kế ASIP
Phần 3 tiếp tục trình bày về ASIP và quy trình thiết kế ASIP bằng việc
đưa ra các thông tin tổng quan về khái niệm các bộ xử lý chuyên dụng ASIP, các

đặc điểm nổi bật của ASIP và việc đánh giá chất lượng một ASIP. Tiếp đó, phần
trình bày về 2 phương pháp thực hiện ASIP: phương pháp sử dụng lõi CPU có
sẵn và phương pháp thiết kế mới. Sau cùng là một số bài toán tối ưu cần quan
tâm khi thực hiện thiết kế và một số các công cụ hỗ trợ thiết kế ASIP.
Phần 4 - Thiết kế thử nghiệm ASIP
Căn cứ vào phần trình bày về quy trình thiết kế ASIC/ASIP, đồng thời dựa
trên những tìm hiểu đánh giá về thực trạng thiết kế ASIC/ASIP tại Việt Nam,
phần 4 đưa ra những giải pháp lựa chọn quy trình thiết kế ASIC/ASIP tại Việt
Nam.
Tiếp theo luận văn sẽ trình bày một thiết kế thử nghiệm bước đầu một
ASIP lấy ngưỡng ảnh - một thao tác xử lý ảnh đơn giản. Phần thiết kế thử
nghiệm này được thực hiện bởi Nhóm nghiên cứu tại Phịng thí nghiệm Điện tử Đại học Bách Khoa Hà Nội mà trong đó tác giả luận văn là một thành viên. ASIP
này được thiết kế dựa trên FPGA, và cụ thể là dựa trên kit phát triển SPARTAN
3SxLC - BOARD chứa chip XC3S400PQ208-5C (họ 3S - Spartan III, 208 chân,
400K cổng) của Xilinx.
Cũng xin nói thêm rằng, việc thiết kế một ASIP với các công cụ và thư
viện hỗ trợ sẵn như các nước trên thế giới cũng đã mất khá nhiều thời gian,
huống chi việc thiết kế ở tình trạng hầu như khơng có cơng cụ. Chính vì vậy,
nhóm nghiên cứu đã mất khá nhiều thời gian trong việc tiến hành thiết kế bằng
tay ASIP này.

3


Do thời gian được nghiên cứu cũng như thử nghiệm là có hạn, luận văn
chắc chắn khơng thể khơng gặp phải những thiếu sót. Tơi rất mong nhận được
những ý kiến nhận xét, đánh giá và xin chân thành cảm ơn về những ý kiến đóng
góp đó.

Hà Nội, tháng 11 năm 2005

Đỗ Thị Thu Trang

4


Phần 1. Sơ lược về thiết kế và chế tạo IC
số

5