Bài giảng Hướng dẫn thí nghiệm kỹ thuật xung số

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (7.25 MB, 274 trang )

(1)<div class='page_container' data-page=1>

THS. LÊ MINH ĐỨC

</div>
(2)<div class='page_container' data-page=2>

THS. LÊ MINH ĐỨC

BÀI GIẢNG

HƢ

ỚNG DẪN THÍ NGHIỆM

KỸ THUẬT XUNG SỐ

</div>
(3)<div class='page_container' data-page=3></div>
(4)<div class='page_container' data-page=4>

MỤC LỤC

MỤC LỤC ... i

DANH MỤC CÁC BẢNG ... viii

DANH MỤC CÁC HÌNH VẼ ... xi

LỜI NĨI ĐẦU... 1

Bài 1.CÁC MẠCH TẠO DẠNG XUNG ... 3

1.1. Mục tiêu ... 3

1.2. Tóm tắt lý thuyết ... 3

1.2.1. Mạch xén ... 3

1.2.2. Mạch ghim ... 9

1.2.3. Hằng số thời gian RC ... 12

1.2.4. Mạch vi phân ... 12

1.2.5. Mạch tích phân ... 13

1.2.6. Mạch RC ... 13

1.2.7. Mạch RL ... 16

1.2.8. Mạch dùng khuếch đại thuật toán... 17

1.3. Thiết bị, vật tư thí nghiệm ... 18

1.4. Nội dung thí nghiệm ... 18

1.4.1. Mạch xén ... 18

1.4.2. Mạch ghim ... 28

1.4.3. Mạch nạp và phóng điện DC ... 32

1.4.4. Mạch RC ... 33

1.4.5. Mạch RL ... 37

1.4.6. Mạch vi phân - tích phân dùng khuếch đại thuật tốn (OA) ... 39

1.5. Thảo luận kết quả thí nghiệm ... 42

1.5.1. Mạch xén - mạch ghim ... 42

1.5.2. Mạch vi phân - tích phân ... 44

1.6. Câu hỏi và bài tập vận dụng ... 44

1.6.1. Câu hỏi ... 45

1.6.2. Bài tập ... 46

TÀI LIỆU THAM KHẢO BÀI 1 ... 48

Bài 2.KHÓA ĐIỆN TỬ - MẠCH SO SÁNH ... 49

2.1. Mục tiêu ... 49

2.2. Tóm tắt lý thuyết ... 49

2.2.1. Một số thuật ngữ ... 49

</div>
(5)<div class='page_container' data-page=5>

2.2.3. Mạch so sánh zero ... 50

2.2.4. Mạch khởi động Schmitt ... 52

2.2.5. Mạch so sánh cửa sổ ... 54

2.3. Thiết bị, vật tư thí nghiệm ... 54

2.4. Nội dung thí nghiệm ... 55

2.4.1. Khóa điện tử dùng transistor ... 55

2.4.2. Mạch so sánh ... 55

2.5. Thảo luận kết quả thí nghiệm ... 60

2.5.1. Khóa điện tử dùng transistor ... 60

2.5.2. Mạch so sánh ... 60

2.5.3. Mạch khởi động Schmitt ... 62

2.6. Câu hỏi và bài tập vận dụng ... 63

2.6.1. Câu hỏi ... 63

2.6.2. Bài tập ... 63

TAI LIỆU THAM KHẢO BAI 2 ... 64

Bài 3.MẠCH DAO ĐỘNG XUNG ... 65

3.1. Mục tiêu ... 65

3.2. Tóm tắt lý thuyết ... 65

3.2.1. Mạch dao động đa hài dùng transistor ... 65

3.2.2. Dao động nghẹt ... 73

3.2.3. Schmitt trigger ... 75

3.2.4. Dao động răng cưa ... 77

3.3. Thiết bị, vật tư thí nghiệm ... 78

3.4. Nội dung thí nghiệm ... 78

3.4.1. Mạch đa hài tự dao động ... 78

3.4.2. Mạch đa hài đợi ... 81

3.4.3. Mạch đa hài hai trạng thái ổn định ... 82

3.4.4. Mạch dao động nghẹt ... 85

3.4.5. Smith trigger dùng transistor ... 86

3.4.6. Thí nghiệm về mạch tạo xung răng cưa ... 90

3.5. Thảo luận kết quả thí nghiệm ... 92

3.6. Câu hỏi và bài tập vận dụng ... 92

3.6.1. Câu hỏi ... 92

3.6.2. Bài tập ... 93

TÀI LIỆU THAM KHẢO BÀI 3 ... 95

Bài 4.ĐẶC TÍNH VÀ MẠCH ĐIỆN CỦA CÁC CỔNG LOGIC CƠ BẢN ... 96

</div>
(6)<div class='page_container' data-page=6>

4.1.1. Mục tiêu ... 96

4.1.2. Tóm tắt lý thuyết ... 96

4.1.3. Thiết bị, vật tư thí nghiệm ... 98

4.1.4. Nội dung thí nghiệm ... 98

4.1.5. Thảo luận kết quả thí nghiệm ... 100

4.1.6. Câu hỏi và bài tập vận dụng ... 100

4.2. Mạch điện các cổng logic ... 101

4.2.1. Mục tiêu ... 101

4.2.2. Tóm tắt lý thuyết ... 101

4.2.3. Thiết bị vật tư ... 106

4.2.4. Nội dung thí nghiệm ... 106

4.2.5. Câu hỏi và bài tập vận dụng ... 113

4.3. Đo đặc tính cổng logic cơ bản... 115

4.3.1. Mục tiêu ... 115

4.3.2. Tóm tắt lý thuyết ... 115

4.3.3. Thiết bị vật tư thí nghiệm ... 119

4.3.4. Nội dung thí nghiệm ... 119

4.3.5. Câu hỏi và bài tập vận dụng ... 125

4.4. Giao diện giữa cổng logic ... 127

4.4.1. Mục tiêu ... 127

4.4.2. Tóm tắt lý thuyết ... 127

4.4.3. Thiết bị vật tư thí nghiệm ... 128

4.4.4. Nội dung thí nghiệm ... 129

4.4.5. Thảo luận kết quả thí nghiệm ... 131

4.4.6. Câu hỏi và bài tập vận dụng ... 131

TÀI LIỆU THAM KHẢO BÀI 4 ... 132

Bài 5.CÁC CỔNG LOGIC CƠ BẢN... 133

5.1. Mạch cổng NOR ... 133

5.1.1. Mục tiêu ... 133

5.1.2. Tóm tắt lý thuyết ... 133

5.1.3. Thiết bị, vật tư thí nghiệm ... 134

5.1.4. Nội dung thí nghiệm ... 134

5.1.5. Thảo luận kết quả thí nghiệm ... 135

5.1.6. Câu hỏi và bài tập vận dụng ... 135

5.2. Mạch cổng NAND ... 136

5.2.1. Mục tiêu ... 136

</div>
(7)<div class='page_container' data-page=7>

5.2.3. Thiết bị, vật tư thí nghiệm ... 137

5.2.4. Nội dung thí nghiệm... 137

5.2.5. Thảo luận kết quả thí nghiệm ... 139

5.2.6. Câu hỏi và bài tập vận dụng ... 139

5.3. Mạch cổng XOR ... 140

5.3.1. Mục tiêu ... 140

5.3.2. Tóm tắt lý thuyết ... 140

5.3.3. Thiết bị, vật tư thí nghiệm ... 141

5.3.4. Nội dung thí nghiệm... 141

5.3.5. Thảo luận kết quả thí nghiệm ... 143

5.3.6. Câu hỏi và bài tập vận dụng ... 143

5.4. Mạch cổng AND-OR-INVERTER (A-O-I) ... 144

5.4.1. Mục tiêu ... 144

5.4.2. Tóm tắt lý thuyết ... 144

5.4.3. Thiết bị, vật tư thí nghiệm ... 145

5.4.4. Nội dung thí nghiệm... 145

5.4.5. Thảo luận kết quả thí nghiệm ... 146

5.4.6. Câu hỏi và bài tập vận dụng ... 147

5.5. Mạch cổng thu - mở “Open-Collector” ... 147

5.5.1. Mục tiêu ... 147

5.5.2. Tóm tắt lý thuyết ... 148

5.5.3. Thiết bị, vật tư thí nghiệm ... 150

5.5.4. Nội dung thí nghiệm... 150

5.5.5. Thảo luận kết quả thí nghiệm ... 152

5.5.6. Câu hỏi và bài tập vận dụng ... 152

5.6. Mạch cổng 3 trạng thái ... 153

5.6.1. Mục tiêu ... 153

5.6.2. Tóm tắt lý thuyết ... 153

5.6.3. Thiết bị, vật tư thí nghiệm ... 155

5.6.4. Nội dung thí nghiệm... 155

5.6.5. Thảo luận kết quả thí nghiệm ... 158

5.6.6. Câu hỏi và bài tập vận dụng ... 158

TÀI LIỆU THAM KHẢO BÀI 5 ... 159

Bài 6.MẠCH LOGIC TỔ HỢP ỨNG DỤNG ... 160

6.1. Mạch so sánh ... 160

6.1.1. Mục tiêu ... 160

</div>
(8)<div class='page_container' data-page=8>

6.1.3. Thiết bị, vật tư thí nghiệm ... 161

6.1.4. Nội dung thí nghiệm ... 161

6.1.5. Thảo luận kết quả thí nghiệm ... 163

6.1.6. Câu hỏi và bài tập vận dụng ... 164

6.2. Mạch cộng ... 164

6.2.1. Mục tiêu ... 164

6.2.2. Tóm tắt lý thuyết ... 165

6.2.3. Thiết bị, vật tư thí nghiệm ... 167

6.2.4. Nội dung thí nghiệm ... 167

6.2.5. Thảo luận kết quả thí nghiệm ... 174

6.2.6. Câu hỏi và bài tập vận dụng ... 175

6.3. Mạch trừ ... 175

6.3.1. Mục tiêu ... 175

6.3.2. Tóm tắt lý thuyết ... 175

6.3.3. Thiết bị, vật tư thí nghiệm ... 177

6.3.4. Nội dung thí nghiệm ... 177

6.3.5. Thảo luận về kết quả thí nghiệm ... 180

6.3.6. Câu hỏi và bài tập vận dụng ... 180

6.4. Khối logic và số học (ALU: Arthmetic Logic Unit) ... 180

6.4.1. Mục tiêu ... 180

6.4.2. Tóm tắt lý thuyết ... 180

6.4.3. Thiết bị, vật tư thí nghiệm ... 183

6.4.4. Nội dung thí nghiệm ... 183

6.4.5. Thảo luận kết quả thí nghiệm ... 185

6.4.6. Câu hỏi và bài tập vận dụng ... 185

6.5. Mạch máy phát tạo bit chẵn lẻ ... 186

6.5.1. Mục tiêu ... 186

6.5.2. Tóm tắt lý thuyết ... 186

6.5.3. Thiết bị, vật tư thí nghiệm ... 187

6.5.4. Nội dung thí nghiệm ... 187

6.5.5. Thảo luận kết quả thí nghiệm ... 189

6.5.6. Câu hỏi và bài tập vận dụng ... 189

6.6. Mạch mã hóa ... 190

6.6.1. Mục tiêu ... 190

6.6.2. Tóm tắt lý thuyết ... 190

6.6.3. Thiết bị, vật tư thí nghiệm ... 193

</div>
(9)<div class='page_container' data-page=9>

6.6.5. Thảo luận kết quả thí nghiệm ... 196

6.6.6. Câu hỏi và bài tập vận dụng ... 196

6.7. Mạch giải mã ... 196

6.7.1. Mục tiêu ... 196

6.7.2. Tóm tắt lý thuyết ... 196

6.7.3. Thiết bị, vật tư thí nghiệm ... 197

6.7.4. Nội dung thí nghiệm... 197

6.7.5. Thảo luận kết quả thí nghiệm ... 200

6.7.6. Câu hỏi và bài tập vận dụng ... 200

6.8. Mạch ghép kênh ... 201

6.8.1. Mục tiêu ... 201

6.8.2. Tóm tắt lý thuyết ... 201

6.8.3. Thiết bị, vật tư thí nghiệm ... 202

6.8.4. Nội dung thí nghiệm... 202

6.8.5. Thảo luận kết quả thí nghiệm ... 206

6.8.6. Câu hỏi và bài tập vận dụng ... 206

6.9. Mạch phân kênh ... 207

6.9.1. Mục tiêu ... 207

6.9.2. Tóm tắt lý thuyết ... 207

6.9.3. Thiết bị, vật tư thí nghiệm ... 208

6.9.4. Nội dung thí nghiệm... 208

6.9.5. Thảo luận kết quả thí nghiệm ... 211

6.9.6. Câu hỏi và bài tập vận dụng ... 211

6.10. Điều khiển số mạch MUX/DEMUX anlog ... 211

6.10.1. Mục tiêu ... 211

6.10.2. Tóm tắt lý thuyết ... 211

6.10.3. Thiết bị, vật tư thí nghiệm ... 212

6.10.4. Nội dung thí nghiệm ... 213

6.10.5. Thảo luận kết quả thí nghiệm ... 216

6.10.6. Câu hỏi và bài tập vận dụng ... 216

TÀI LIỆU THAM KHẢO BÀI 6 ... 217

Bài 7.MẠCH TẠO XUNG ... 218

7.1. Xây dựng mạch tạo dao động với cổng logic cơ bản ... 218

7.1.1. Mục tiêu ... 218

7.1.2. Tóm tắt lý thuyết ... 218

7.1.3. Thiết bị, vật tư thí nghiệm ... 224

</div>
(10)<div class='page_container' data-page=10>

7.1.5. Thảo luận kết quả thí nghiệm ... 226

7.1.6. Câu hỏi và bài tập vận dụng ... 227

7.2. Xây dựng mạch tạo dao động với cổng Schmitt ... 228

7.2.1. Mục đích... 228

7.2.2. Tóm tắt lý thuyết ... 228

7.2.3. Thiết bị, vật tư thí nghiệm ... 229

7.2.4. Nội dung thí nghiệm ... 229

7.2.5. Thảo luận kết quả thí nghiệm ... 231

7.3. Mạch dao động điều khiển bằng điện áp (Voltage Controlled 
Oscillator VCO) ... 231

7.3.1. Mục tiêu ... 231

7.3.2. Tóm tắt lý thuyết ... 231

7.3.3. Thiết bị, vật tư thí nghiệm ... 232

7.3.4. Nội dung thí nghiệm ... 232

7.3.5. Thảo luận về kết quả thí nghiệm ... 233

7.3.6. Câu hỏi và bài tập vận dụng ... 233

7.4. Mạch dao động IC 555 ... 234

7.4.1. Mục tiêu ... 234

7.4.2. Tóm tắt lý thuyết ... 234

7.4.3. Thiết bị, vật tư thí nghiệm ... 236

7.4.4. Nội dung thí nghiệm ... 237

7.4.5. Thảo luận kết quả thí nghiệm ... 240

7.4.6. Câu hỏi và bài tập vận dụng ... 240

7.5. Mạch đa hài đơn ổn ... 240

7.5.1. Mục tiêu ... 240

7.5.2. Tóm tắt lý thuyết ... 240

7.5.3. Thiết bị, vật tư thí nghiệm ... 243

7.5.4. Nội dung thí nghiệm ... 243

7.5.5. Thảo luận kết quả thí nghiệm ... 248

7.5.6. Câu hỏi và bài tập vận dụng ... 248

TÀI LIỆU THAM KHẢO BÀI 7 ... 251

</div>
(11)<div class='page_container' data-page=11>

DANH MỤC CÁC BẢNG

Bảng 1.1. Dạng sóng đầu vào/ra của mạch ở Hình 1.36 ... 28

Bảng 1.2. Kết quả thí nghiệm mạch nạp/phóng điện DC ... 33

Bảng 1.3. Dạng sóng ra mạch vi phân với sóng vng đầu vào 1KHz/10Vpp ... 35

Bảng 1.4. Dạng sóng ra mạch vi phân với sóng sin đầu vào 1KHz/10Vpp ... 35

Bảng 1.5. Dạng sóng ra mạch tích phân với sóng vng đầu vào 1KHz/10Vpp ... 37

Bảng 1.6. Dạng sóng ra mạch tích phân với sóng sin đầu vào 1KHz/10Vpp ... 37

Bảng 1.7. Dạng sóng ra mạch RL với sóng vng đầu vào 1KHz/10Vpp ... 39

Bảng 1.8. Dạng sóng ra mạch RL với sóng sin đầu vào 1KHz/10Vpp ... 39

Bảng 1.9. Kết quả thí nghiệm mạch vi phân dùng OA ... 41

Bảng 1.10. Kết quả thí nghiệm mạch tích phân dùng OA ... 42

Bảng 1.11. Quan hệ dạng sóng Vi/Vo của mạch vi phân và tích phân ... 44

Bảng 2.1. Kết quả thí nghiệm khóa điện tử dùng transistor ... 55

Bảng 2.2. Giá trị đầu ra mạch so sánh mức 0 dùng OA ... 56

Bảng 2.3. Giá trị đầu ra mạch so sánh ngưỡng VB dùng OA ... 57

Bảng 2.4. Giá trị điện áp các đầu ra mạch so sánh 2 mức và trạng thái LED ... 58

Bảng 2.5. Trạng thái đầu ra mạch zero nguồn đôi, đầu vào đảo ... 61

Bảng 2.6. Trạng thái đầu ra mạch zero nguồn đôi, đầu vào không đảo ... 61

Bảng 3.1. Kết quả thí nghiệm mạch phát sóng vng dùng BJT ... 79

Bảng 3.2. Kết quả thí nghiệm mạch phát chng điện tử ... 81

Bảng 3.3. Kết quả thí nghiệm mạch đa hài đợi xung kích hoạt dương ... 82

Bảng 3.4. Kết quả thí nghiệm RS flip-flop ... 83

Bảng 3.5. Kết quả thí nghiệm T flip-flop ... 84

Bảng 3.6. Kết quả thí nghiệm mạch dao động nghẹt cơ bản ... 85

Bảng 3.7. Kết quả đo điện áp Vu, VL ... 87

Bảng 3.8. Dạng sóng vào/ra mạch phát sóng vng tần số 60Hz ... 89

Bảng 4.1. Ký hiệu CMOS có/khơng có bộ đệm ... 106

Bảng 4.2. Kết quả thí nghiệm mạch cổng logic họ DL ... 107

Bảng 4.3. Kết quả thí nghiệm mạch RTL với R5 = 1 KΩ ... 109

Bảng 4.4. Kết quả thí nghiệm mạch RTL với R6 = 10 KΩ ... 109

Bảng 4.5. Kết quả thí nghiệm mạch DTL ... 110

Bảng 4.6. Kết quả thí nghiệm mạch DTL - đầu vào A1 ... 111

Bảng 4.7. Kết quả thí nghiệm mạch DTL - đầu vào A3 ... 112

Bảng 4.8. Kết quả thí nghiệm mạch CMOS - đầu vào A5 ... 113

Bảng 4.9. Kết quả thí nghiệm mạch CMOS - đầu vào A7 ... 113

</div>
(12)<div class='page_container' data-page=12>

Bảng 4.11. Bảng chân lý cổng AND ... 117

Bảng 4.12. Bảng chân lý cổng NOT ... 117

Bảng 4.13. Bảng chân lý cổng XOR ... 117

Bảng 4.14. Bảng chân lý cổng NAND ... 118

Bảng 4.15. Bảng chân lý cổng NOR ... 118

Bảng 4.16. So sánh mức logic dương và âm của cổng OR ... 119

Bảng 4.17. Kết quả thí nghiệm đo đặc tính cổng AND ... 120

Bảng 4.18. Kết quả thí nghiệm đo đặc tính cổng OR ... 121

Bảng 4.19. Kết quả thí nghiệm đo đặc tính cổng NOT ... 122

Bảng 4.20. Kết quả thí nghiệm đo đặc tính cổng NAND ... 123

Bảng 4.21. Kết quả thí nghiệm đo đặc tính cổng NOR ... 124

Bảng 4.22. Kết quả thí nghiệm đo đặc tính cổng XOR ... 125

Bảng 4.23. Thông số vào/ra của họ logic TTL và CMOS ... 127

Bảng 4.24. Kết quả thí nghiệm ghép nối TTL với giao diện CMOS ... 130

Bảng 4.25. Kết quả thí nghiệm ghép nối CMOS với giao diện TTL ... 130

Bảng 5.1. Kết quả xây dựng cổng OR và cổng AND sử dụng cổng NOR ... 135

Bảng 5.2. Kết quả xây dựng cổng AND và cổng OR sử dụng cổng NAND ... 139

Bảng 5.3. Kết quả thí nghiệm xây dựng cổng XOR từ cổng NAND ... 142

Bảng 5.4. Kết quả thí nghiệm xây dựng cổng XOR từ cổng logic cơ bản ... 143

Bảng 5.5. Kết quả thí nghiệm mạch A-O-I ... 146

Bảng 5.6. Kết quả thí nghiệm mạch điện áp/dịng điện cao ... 151

Bảng 5.7. Kết quả thí nghiệm xây dựng một cổng AND từ cổng thu - mở ... 152

Bảng 5.8. Kết quả thí nghiệm đo bảng chân lý tristate ... 156

Bảng 5.9. Kết quả thí nghiệm xây dựng cổng AND từ tristate ... 157

Bảng 6.1. Kết quả thí nghiệm mạch so sánh 1 bit ... 162

Bảng 6.2. Kết quả thí nghiệm mạch so sánh 4 bit dùng IC 7485 ... 163

Bảng 6.3. Mạch HA ... 169

Bảng 6.4. Mạch FA ... 169

Bảng 6.5. Kết quả thí nghiệm mạch cộng 4 bit ... 170

Bảng 6.6. Kết quả thí nghiệm mạch phát và nhớ tốc độ cao ... 172

Bảng 6.7. Kết quả thí nghiệm mạch cộng mã BCD ... 173

Bảng 6.8. Kết quả thí nghiệm mạch HS/FS ... 178

Bảng 6.9. Kết quả thí nghiệm mạch cộng/trừ dùng IC ... 179

Bảng 6.10. Bảng chân lý của IC ALU 74181 ... 181

Bảng 6.11. Kết quả thí nghiệm hoạt động của ALU ... 185

Bảng 6.12. Kết quả thí nghiệm mạch tạo bit chẵn lẻ “chẵn” ... 188

</div>
(13)<div class='page_container' data-page=13>

Bảng 6.14. Bảng chân lý của IC mã hóa 74147 ... 192

Bảng 6.15. Kết quả thí nghiệm mạch mã hóa 4 sang 2 ... 194

Bảng 6.16. Trạng thái đầu ra mạch mã hóa 10 sang 4 ... 195

Bảng 6.17. Trạng thái đầu ra mạch giải mã 2 sang 4 ... 198

Bảng 6.18. Trạng thái đầu ra mạch giải mã BCD sang 7 đoạn ... 199

Bảng 6.19. Trạng thái đầu ra MUX 2 to 1 ... 203

Bảng 6.20. Sử dụng MUX tạo chức năng hàm logic khác ... 204

Bảng 6.21. Kết quả thí nghiệm MUX 8 to 1 ... 206

Bảng 6.22. Kết quả thí nghiệm mạch tách kênh 1 sang 2 ... 208

Bảng 6.23. Trạng thái đầu ra mạch ghép kênh 8 sang 1 với E = 1-0-1-0 ... 210

</div>
(14)<div class='page_container' data-page=14>

DANH MỤC CÁC HÌNH VẼ

Hình 1.1. So sánh trạng thái dẫn điện của Diode với trạng thái đóng/ngắt của cơng tắc ... 3

Hình 1.2. Mạch xén trên mức 0 dùng Diode nối tiếp ... 4

Hình 1.3. Mạch xén dưới mức 0 dùng Diode nối tiếp ... 4

Hình 1.4. Mạch xén trên mức E (nguồn E > 0, mắc nối tiếp điện trở tải) ... 4

Hình 1.5. Mạch xén trên mức E (nguồn E < 0, mắc nối tiếp Diode) ... 5

Hình 1.6. Mạch xén trên mức E (nguồn E < 0, mắc nối tiếp điện trở tải) ... 5

Hình 1.7. Mạch xén trên mức E (nguồn E > 0, mắc nối tiếp Diode) ... 5

Hình 1.8. Mạch xén dưới mức 0, Diode mắc song song điện trở tải ... 6

Hình 1.9. Mạch xén trên mức 0, Diode mắc song song điện trở tải ... 6

Hình 1.10. Mạch xén trên - dưới mức 0 dùng Diode Zener ... 7

Hình 1.11. Mạch xén trên mức E, Diode mắc song song điện trở tải ... 7

Hình 1.12. Mạch xén dưới mức E, Diode mắc song song điện trở tải ... 8

Hình 1.13. Mạch xén dùng OA ... 8

Hình 1.14. Mạch ghim dưới mức 0 ... 9

Hình 1.15. Mạch ghim trên mức 0 ... 10

Hình 1.16. Mạch ghim dưới mức +E ... 10

Hình 1.17. Mạch ghim trên mức -E ... 11

Hình 1.18. Mạch ghim trên mức +E ... 11

Hình 1.19. Mạch ghim dưới mức -E ... 11

Hình 1.20. Mạch RC nạp điện... 12

Hình 1.21. Mạch RC phóng điện ... 12

Hình 1.22. Mạch vi phân ... 13

Hình 1.23. Mạch tích phân ... 13

Hình 1.24. Mạch nạp RL ... 16

Hình 1.25. Mạch vi phân RL... 17

Hình 1.26. Mạch vi phân dùng OP AMP ... 17

Hình 1.27. Mạch tích phân dùng OP AMP ... 18

Hình 1.28. Thí nghiệm mạch xén mức 0 ... 19

Hình 1.29. Kết quả thí nghiệm mạch xén mức 0 ... 20

Hình 1.30. Thí nghiệm mạch xén mức E ... 21

Hình 1.31. Kết quả thí nghiệm mạch xén nối tiếp mức E ... 22

Hình 1.32. Thí nghiệm mạch xén song song mức 0 ... 23

Hình 1.33. Kết quả thí nghiệm mạch xén nối tiếp mức E ... 24

Hình 1.34. Thí nghiệm mạch xén song song mức E ... 25

Hình 1.35. Kết quả thí nghiệm mạch xén song song mức E ... 26

Hình 1.36. Thí nghiệm mạch xén dùng OA ... 27

</div>
(15)<div class='page_container' data-page=15>

Hình 1.38. Thí nghiệm mạch ghim mức 0 ... 28

Hình 1.39. Kết quả thí nghiệm mạch ghim mức 0 ... 29

Hình 1.40. Thí nghiệm mạch ghim mức E ... 30

Hình 1.41. Kết quả thí nghiệm mạch ghim mức E ... 31

Hình 1.42. Mạch phóng nạp điện DC ... 32

Hình 1.43. Block d2 ... 32

Hình 1.44. Block d3 ... 33

Hình 1.45. Sơ đồ thí nghiệm mạch vi phân ... 34

Hình 1.46. Sơ đồ thí nghiệm mạch tích phân ... 36

Hình 1.47. Sơ đồ thí nghiệm mạch RL với sóng vng ... 37

Hình 1.48. Sơ đồ thí nghiệm mạch RL với sóng sin ... 38

Hình 1.49. Sơ đồ thí nghiệm mạch vi phân dùng OA ... 40

Hình 1.50. Sơ đồ thí nghiệm mạch tích phân dùng OA ... 41

Hình 1.51. Mạch xén mắc trước tầng khuếch đại ... 43

Hình 1.52. Mạch xén biến đổi dạng xung ... 43

Hình 1.53. Mạch xén CH1.2 ... 45

Hình 1.54. Mạch xén CH1.3 ... 45

Hình 1.55. Một số mạch xén ứng dụng ... 47

Hình 1.56. Xây dựng mạch tích phân, vi phân ... 47

Hình 2.1. Chu kỳ xung vng ... 49

Hình 2.2. Đường cong đặc tính của khóa điện tử dùng transistor ... 50

Hình 2.3. Mạch so sánh dùng OA nguồn cấp đối xứng ... 51

Hình 2.4. Mạch so sánh dùng OA nguồn cấp đơn ... 51

Hình 2.5. Mạch so sánh zero ... 51

Hình 2.6. Mạch so sánh với hiệu dịch thế ... 52

Hình 2.7. Các dạng sóng của Vo tương ứng với Vi trong mạch Schmitt ... 53

Hình 2.8. Mạch Schmitt đảo ... 53

Hình 2.9. Dạng sóng vào/ra mạch Schmitt đảo ... 53

Hình 2.10. Mạch so sánh cửa sổ ... 54

Hình 2.11. Khóa điện tử dùng transistor ... 55

Hình 2.12. Mạch thí nghiệm so sánh mức 0 dùng OpAmp ... 56

Hình 2.13. Mạch thí nghiệm so sánh mức ngưỡng VB dùng OA ... 57

Hình 2.14. Mạch thí nghiệm so sánh 2 ngưỡng dùng OpAmp ... 58

Hình 2.15. Mạch thí nghiệm so sánh 2 ngưỡng dùng OpAmp ... 59

Hình 2.16. Dạng sóng đầu ra trigger Smith ... 60

Hình 2.17. Mạch so sánh zero nguồn đơi, đầu vào đảo ... 60

Hình 2.18. Mạch so sánh zero nguồn đôi, đầu vào không đảo ... 61

Hình 2.19. Trạng thái đầu ra mạch so sánh cửa sổ ... 62

</div>
(16)<div class='page_container' data-page=16>

Hình 3.1. Mạch nạp RC ... 65

Hình 3.2. Mạch đa hài tự dao động điển hình ... 66

Hình 3.3. Chiều dịng điện khi Q1 dẫn ... 66

Hình 3.4. Chiều dịng điện khi Q2 dẫn ... 67

Hình 3.5. Dạng sóng ở các đầu ra mạch đa hài tự dao động ... 67

Hình 3.6. Sơ đồ khối và dạng sóng đầu vào/ra mạch đa hài đợi ... 68

Hình 3.7. Mạch đa hài đợi ... 68

Hình 3.8. Mạch nạp cho CB khi Q1 dẫn ... 69

Hình 3.9. Mạch nạp cho CB khi Q2 dẫn ... 69

Hình 3.10. Tạo xung vng bằng nút nhấn ... 70

Hình 3.11. Dạng sóng đầu vào/đầu ra mạch đa hài đợi ... 70

Hình 3.12. Sơ đồ khối và dạng sóng vào/ra mạch lưỡng ổn ... 71

Hình 3.13. RS flip - flop ... 71

Hình 3.14. T flip - flop ... 72

Hình 3.15. Dạng sóng vào/ra T flip-flop ... 73

Hình 3.16. Bộ dao động nghẹt ... 74

Hình 3.17. Dạng sóng vào/ra và ký hiệu của Schmitt trigger ... 75

Hình 3.18. Mạch Schmitt trigger cơ bản ... 76

Hình 3.19. Schmitt trigger có phân cực DC ... 77

Hình 3.20. Nguyên lý tạo dao động răng cưa ... 77

Hình 3.21. Mạch dao động răng cưa ... 77

Hình 3.22. Thí nghiệm mạch phát sóng vng dùng transistor ... 78

Hình 3.23. Thí nghiệm mạch phát sóng vng có điều chỉnh tần số ... 80

Hình 3.24. Thí nghiệm mạch phát chng điện tử ... 80

Hình 3.25. Thí nghiệm mạch đa hài đợi xung kích hoạt dương ... 82

Hình 3.26. Thí nghiệm RS-FF ... 83

Hình 3.27. Thí nghiệm T flip-flop ... 84

Hình 3.28. Thí nghiệm mạch dao động nghẹt cơ bản ... 85

Hình 3.29. Thí nghiệm mạch tạo tiếng chim điện tử ... 86

Hình 3.30. Kết quả thí nghiệm mạch tạo tiếng chim điện tử ... 86

Hình 3.31. Thí nghiệm mạch Smith trigger cơ bản... 87

Hình 3.32. Thí nghiệm mạch phát sóng vng tần số 60Hz ... 88

Hình 3.33. Thí nghiệm mạch tạo xung răng cưa cơ bản ... 90

Hình 3.34. Dạng sóng IN/OUT mạch tạo xung răng cưa cơ bản ... 91

Hình 3.35. Thí nghiệm mạch tạo xung răng cưa tuyến tính ... 91

Hình 3.36. Dạng sóng IN/OUT mạch tạo xung răng cưa tuyến tính ... 92

Hình 3.37. Mạch điện bài tập 3.1 ... 93

Hình 3.38. Mạch điện bài tập 3.2 ... 94

</div>
(17)<div class='page_container' data-page=17>

Hình 4.1. Mạch thí nghiệm logic và chuyển mạch_1 ... 98

Hình 4.2. Mạch thí nghiệm logic và chuyển mạch_2 ... 99

Hình 4.3. Mạch thí nghiệm logic và chuyển mạch_3 ... 99

Hình 4.4. Hình BT 4.1 ... 101

Hình 4.5. Cổng logic Diode ... 101

Hình 4.6. Hoạt động của cổng OR ... 102

Hình 4.7. Cổng logic DL n đầu vào ... 102

Hình 4.8. Hoạt động của cổng AND ... 102

Hình 4.9. Cổng logic Diode ... 103

Hình 4.10. Cổng logic Diode ... 103

Hình 4.11. Mạch AND họ DTL ... 104

Hình 4.12. Mạch NAND họ TTL ... 104

Hình 4.13. Transistor Schottky ... 105

Hình 4.14. Bộ biến đổi NMOS ... 106

Hình 4.15. Bộ biến đổi CMOS ... 106

Hình 4.16. Thí nghiệm mạch logic DL ... 107

Hình 4.17. Thí nghiệm mạch RTL ... 108

Hình 4.18. Thí nghiệm mạch DTL ... 110

Hình 4.19. Thí nghiệm mạch TTL ... 111

Hình 4.20. Thí nghiệm mạch CMOS ... 112

Hình 4.21. Đặc tính đầu vào cổng OR ... 115

Hình 4.22. Đặc tính đầu vào cổng AND ... 116

Hình 4.23. Thí nghiệm đo đặc tính cổng AND ... 119

Hình 4.24. Dạng sóng đầu vào/đầu ra cổng AND ... 120

Hình 4.25. Thí nghiệm đo đặc tính cổng OR ... 121

Hình 4.26. Dạng sóng đầu vào/đầu ra cổng OR ... 121

Hình 4.27. Thí nghiệm đo đặc tính cổng NOT ... 122

Hình 4.28. Dạng sóng đầu vào/đầu ra cổng NAND ... 123

Hình 4.29. Dạng sóng đầu vào/đầu ra cổng NOR ... 124

Hình 4.30. Dạng sóng đầu vào/đầu ra cổng XOR ... 125

Hình 4.31. Mức điện áp/mức logic của họ TTL và CMOS ... 128

Hình 4.32. Ghép nối cổng logic họ TTL với họ logic CMOS ... 128

Hình 4.33. Ghép nối TTL với giao diện CMOS ... 129

Hình 5.1. Ký hiệu cổng NOR ... 133

Hình 5.2. Thí nghiệm xây dựng các cổng logic cơ bản sử dụng cổng NOR ... 134

Hình 5.3. Ký hiệu cổng NAND ... 137

Hình 5.4. Xây dựng cổng NOT từ cổng NAND ... 138

Hình 5.5. Xây dựng cổng AND từ cổng NAND ... 138

</div>
(18)<div class='page_container' data-page=18>

Hình 5.7. Cổng XOR... 141

Hình 5.8. Thí nghiệm xây dựng cổng XOR từ cổng NAND ... 142

Hình 5.9. Thí nghiệm xây dựng cổng XOR từ cổng logic cơ bản ... 142

Hình 5.10. Cổng logic A-O-I ... 144

Hình 5.11. Mạch A-O-I ... 145

Hình 5.12. Cổng thu-mở (Open-Collector) ... 148

Hình 5.13. Dây cổng AND ... 148

Hình 5.14. Nối song song IC TTL ... 149

Hình 5.15. Cổng thu mở có đầu ra kết nối ... 149

Hình 5.16. Cấu trúc IC 7406 ... 150

Hình 5.17. Mạch điện áp/dịng điện cao ... 150

Hình 5.18. Xây dựng cổng AND từ cổng thu-mở ... 151

Hình 5.19. Cổng 3 trạng thái (Tristate gate) ... 153

Hình 5.20. Sơ đồ truyền dữ liệu hai chiều ... 154

Hình 5.21. Xây dựng bộ ghép kênh từ tristate ... 154

Hình 5.22. CMOS tristate ... 154

Hình 5.23. Đo bảng chân lý tristate ... 155

Hình 5.24. Xây dựng cổng AND từ tristate ... 156

Hình 5.25. Mạch truyền số liệu hai chiều ... 158

Hình 6.1. Mạch so sánh số nhị phân 1 bit ... 160

Hình 6.2. Mạch so sánh số nhị phân 4 bit ... 160

Hình 6.3. Mạch so sánh 1 bit ... 161

Hình 6.4. Mạch so sánh 4 bit dùng IC 7485 ... 162

Hình 6.5. Sơ đồ chân và bảng chức năng IC 7485 ... 162

Hình 6.6. Bộ cộng nhị phân ... 165

Hình 6.7. Bộ cộng 4 bit song song ... 165

Hình 6.8. Cấu trúc bộ cộng trước (Look-Ahead) ... 166

Hình 6.9. Cấu trúc bộ cộng trước (Look-Ahead) ... 167

Hình 6.10. Mạch cộng nửa tổng HA ... 168

Hình 6.11. Mạch nguyên lý HA ... 168

Hình 6.12. Mạch cộng đầy đủ FA (Full Adder) ... 168

Hình 6.13. Mạch cộng đầy đủ dùng IC ... 169

Hình 6.14. IC 74LS182 ... 171

Hình 6.15. Bộ cộng mã BCD ... 173

Hình 6.16. Bộ trừ nửa (HS) ... 176

Hình 6.17. Bộ trừ đầy đủ (FS) ... 177

Hình 6.18. Mạch cộng/trừ ... 177

Hình 6.19. Bộ trừ nửa/trừ đầy đủ ... 178

</div>
(19)<div class='page_container' data-page=19>

Hình 6.21. Sơ đồ khối ALU ... 180

Hình 6.22. Sơ đồ chân IC ALU 74181 ... 181

Hình 6.23. Thí nghiệm ALU ... 183

Hình 6.24. Mạch tạo bit kiểm tra chẵn lẻ “chẵn” ... 186

Hình 6.25. Thí nghiệm mạch tạo bit chẵn lẻ “chẵn” ... 187

Hình 6.26. Thí nghiệm mạch tạo bit chẵn lẻ “chẵn” ... 188

Hình 6.27. Sơ đồ khối mạch mã hóa nhị phân N bit ... 190

Hình 6.28. Bộ mã hóa hệ tám - nhị phân ... 191

Hình 6.29. Bộ mã hóa ma trận ... 191

Hình 6.30. Mạch mã hóa 4 sang 2 ... 193

Hình 6.31. Sơ đồ gắn ghim mạch ở bước 5 ... 193

Hình 6.32. Mạch mã hóa 10 sang 4 ... 195

Hình 6.33. Bộ giải mã nhị phân 3 bit ... 197

Hình 6.34. Mạch giải mã 2 sang 4 ... 197

Hình 6.35. IC giải mã BCD sang 7 đoạn ... 198

Hình 6.36. Sơ đồ mạch BT6.5 ... 201

Hình 6.37. Sơ đồ mạch BT6.7 ... 201

Hình 6.38. MUX 4 to 1 ... 202

Hình 6.39. MUX 2 to 1 ... 203

Hình 6.40. Tạo chức năng khác dùng mạch ghép kênh ... 204

Hình 6.41. MUX 8 to 1 ... 205

Hình 6.42. Bộ phân kênh (Demultiplexer) ... 207

Hình 6.43. Mạch tách kênh 2 đầu ra ... 208

Hình 6.44. IC ghép kênh 8 sang 1 ... 209

Hình 6.45. Mạch điện BT6.7 ... 211

Hình 6.46. Mạch điện chuyển mạch dùng CMOS ... 212

Hình 6.47. IC CMOS analog/digital ... 212

Hình 6.48. Chuyển mạch analog ... 213

Hình 6.49. Sơ đồ nối chân IC 4066 ... 213

Hình 6.50. Kết nối SWB với SWC ... 214

Hình 6.51. Kết quả thí nghiệm với các trường hợp G1G2... 215

Hình 6.52. Sơ đồ mạch thí nghiệm truyền dữ liệu hai chiều dùng CMOS ... 215

Hình 6.53. Dạng sóng đầu ra mạch truyền dữ liệu hai chiều dùng CMOS ... 216

Hình 7.1. Mạch đa hài tự dao động dùng transistor ... 219

Hình 7.2. Mạch đa hài tự dao động dùng phần tử logic ... 219

Hình 7.3. Dạng sóng đầu vào/ra mạch đa hài tự dao động ... 219

Hình 7.4. Mạch dao động cơ bản ... 220

Hình 7.5. Dạng sóng vào/ra mạch dao động CMOS ... 220

</div>
(20)<div class='page_container' data-page=20>

Hình 7.7. Đường cong tần số đặc trưng ... 221

Hình 7.8. Mạch trở kháng ... 222

Hình 7.9. Đường cong đặc trưng của giá trị trở kháng tuyệt dối của tinh thể ... 222

Hình 7.10. Pha chuyển đổi (Φ) vs. tần số góc (ω) ... 222

Hình 7.11. Mạch dao động cộng hưởng bán dẫn ... 223

Hình 7.12. Mạch dao động bán dẫn tần số 1MHz ... 223

Hình 7.13. Mạng dao động  ... 223

Hình 7.14. Thí nghiệm mạch tạo dao động xung dùng phần tử logic_1 ... 224

Hình 7.15. Thí nghiệm mạch tạo dao động xung dùng phần tử logic_2 ... 225

Hình 7.16. Kết quả thí nghiệm mạch tạo dao động xung dùng phần tử logic_1... 225

Hình 7.17. Thí nghiệm mạch tạo dao động xung dùng phần tử logic_3 ... 226

Hình 7.18. Thí nghiệm mạch tạo dao động xung kết hợp thạch anh ... 226

Hình 7.19. Kết quả thí nghiệm mạch tạo dao động xung kết hợp thạch anh ... 226

Hình 7.20. Bài tập 7.1 ... 228

Hình 7.21. Bài tập 7.2 ... 228

Hình 7.22. Bài tập 7.3 ... 228

Hình 7.23. Trigger Schmitt ... 228

Hình 7.24. Thay đổi chu kỳ làm việc của Schmitt ... 229

Hình 7.25. Dạng sóng ở đầu ra tương ứng với các giá trị của R1 ... 229

Hình 7.26. Thí nghiệm mạch tạo dao động Schmitt_1 ... 230

Hình 7.27. Thí nghiệm mạch tạo dao động Schmitt_2 ... 230

Hình 7.28. Dạng sóng đầu vào/đầu ra (bước 2) ... 231

Hình 7.29. Dạng sóng đầu vào/đầu ra (bước 5) ... 231

Hình 7.30. Mạch VCO điển hình ... 232

Hình 7.31. Thí nghiệm mạch VCO ... 232

Hình 7.32. Dạng sóng tại đầu ra F1, F2 ... 233

Hình 7.33. Dạng sóng tại đầu ra A5, F1, F2 ... 233

Hình 7.34. Sơ đồ mạch BT7.1... 234

Hình 7.35. IC 555 ... 234

Hình 7.36. Mạch dao động đơn ổn dùng IC 555 ... 236

Hình 7.37. Mạch nạp/xả điện của IC 555 ... 236

Hình 7.38. Thí nghiệm mạch dao động dùng IC 555_lần 1 ... 237

Hình 7.39. Thí nghiệm mạch dao động dùng IC 555_lần 2 ... 237

Hình 7.40. Kết quả đo tại F1/TP3 - lần 1 ... 238

Hình 7.41. Kết quả đo tại F1/TP3 - lần 2 ... 238

Hình 7.42. Thí nghiệm mạch dao động điều khiển điện áp (VCO) ... 239

Hình 7.43. Dạng sóng đầu ra mạch VCO ... 239

Hình 7.44. Sơ đồ mạch BT7.3... 240

</div>
(21)<div class='page_container' data-page=21>

Hình 7.46. Mạch đơn ổn dùng cổng NOR ... 241

Hình 7.47. Đặc trưng của mạch đơn ổn ... 242

Hình 7.48. Mạch đa hài một xung ... 243

Hình 7.49. Thí nghiệm mạch đơn ổn tốc độ thấp ... 243

Hình 7.50. Thí nghiệm mạch đơn ổn tốc độ thấp bổ sung ... 244

Hình 7.51. Thí nghiệm mạch đơn ổn tốc độ cao ... 244

Hình 7.52. Dạng sóng vào/ra mạch đơn ổn tốc độ cao ... 245

Hình 7.53. Thí nghiệm mạch dao động đa hài đơn ổn dùng 555 ... 245

Hình 7.54. Thí nghiệm mạch dao động không thể phục hồi dùng IC TTL ... 246

Hình 7.55. Thí nghiệm mạch dao động ổn định dùng IC TTL ... 246

Hình 7.56. Thí nghiệm mạch dao động biến tần ... 247

Hình 7.57. Dạng sóng tại TP1, TP2, F1 và F2 ... 248

</div>
(22)<div class='page_container' data-page=22>

LỜI NĨI ĐẦU

Kỹ thuật xung số là mơn học chun ngành của ngành Công nghệ kỹ thuật Cơ

điện tử và có vị trí quan trọng trong tồn bộ chương trình học của sinh viên, nhằm
cung cấp các kiến thức liên quan đến các phương pháp cơ bản để tạo tín hiệu xung
và biến đổi dạng tín hiệu xung; các phương pháp phân tích, thiết kế, đo lường các
thông số của vi mạch số.

Cuốn bài giảng này cung cấp cho sinh viên cơ sở lý thuyết liên quan đến nội
dung bài thí nghiệm, kỹ năng thực hành thí nghiệm và kiến thức để có thể xử lý và
trình bày được kết quả sau thí nghiệm. Bài giảng được biên soạn phù hợp với
chương trình mơn học Kỹ thuật xung - số. Nội dung bài giảng Hướng dẫn thí

nghiệm Kỹ thuật xung - số bao gồm có 8 bài thí nghiệm. Bài giảng Hướng dẫn thí 
nghiệm Kỹ thuật xung - số là tài liệu học tập chính thức cho sinh viên ngành Công

nghệ kỹ thuật Cơ điện tử và là tài liệu tham khảo cho các đối tượng khác quan tâm
tới kỹ thuật xung - số.

Cấu trúc bài giảng bao gồm:

- Phần I: Thí nghiệm Kỹ thuật xung, được trình bày ở các bài 1, 2 và 3;
- Phần II: Thí nghiệm Kỹ thuật số, được trình bày ở các bài 4, 5, 6 và 7.
Mặc dù đã rất cố gắng trong quá trình biên soạn và chỉnh sửa nội dung, song
đây là lần biên soạn đầu tiên nên chắc chắn không thể tránh được sai sót, rất mong
nhận được sự góp ý của các đồng nghiệp và sinh viên để bài giảng được hoàn thiện
hơn trong những lần tái bản sau. Các ý kiến góp ý xin gửi về: Bộ mơn Kỹ thuật điện
& Tự động hóa, Khoa Cơ điện & Cơng trình, Trường Đại học Lâm nghiệp.

</div>
(23)<div class='page_container' data-page=23></div>
(24)<div class='page_container' data-page=24>

Bài 1

CÁC MẠCH TẠO DẠNG XUNG 
1.1. Mục tiêu

- Thực hiện đúng trình tự lắp ráp trong phịng thí nghiệm các mạch tạo dạng

xung: mạch xén, mạch ghim tín hiệu, mạch vi phân và mạch tích phân.

- Phân tích chức năng, hoạt động của mạch tạo dạng xung thông qua việc đo

lường, tính tốn các đại lượng vào/ra của mạch.

1.2. Tóm tắt lý thuyết

1.2.1. Mạch xén

Mạch xén cịn được gọi là mạch hạn chế biên độ (clipper), có chức năng xén
một phần của tín hiệu đầu vào và sử dụng tín hiệu xén này ở đầu ra.

1.2.1.1. Mạch xén dùng Diode

Như ở Hình 1.1, khi Diode dẫn điện (giả thiết Diode được chế tạo từ bán dẫn

Si), điện áp giữa hai cực Anode và Kathode thỏa mãn điều kiện UAK > 0,6V, nó

tương ứng với trạng thái cơng tắc đóng (On). Ngược lại, khi Diode đảo chiều ngưng

dẫn điện (UAK < 0,6V) nó tương ứng với trạng thái cơng tắc ngắt (Off).

Hình 1.1. So sánh trạng thái dẫn điện của Diode với trạng thái 
đóng/ngắt của cơng tắc

a) Mạch xén mức 0 dùng Diode mắc nối tiếp

Đối với mạch minh họa trong Hình 1.2a, điện áp đầu vào được thể hiện trong

Hình 1.2b là Ei. Trong nửa chu kỳ dương (Ei > 0), Diode dẫn, có mạch tương đương

như thể hiện trong Hình 1.2c, cung cấp điện áp đầu ra Eo = Ei. Trong nửa chu kỳ âm

(Ei < 0), Diode tắt, có mạch tương đương như thể hiện trong Hình 1.2d, cung cấp

điện áp đầu ra Eo = 0. Dạng sóng của Eo được thể hiện ở Hình 1.2b.

Đối với mạch minh họa trong Hình 1.3a, điện áp đầu vào được thể hiện trong

</div>
(25)<div class='page_container' data-page=25>

như thể hiện trong Hình 1.3c, cung cấp điện áp đầu ra Eo = 0. Trong nửa chu kỳ âm

(Ei < 0), Diode dẫn, có mạch tương đương như thể hiện trong Hình 1.3d, cung cấp

điện áp đầu ra Eo = Ei. Dạng sóng của Eo được thể hiện ở Hình 1.3b.

a) b) c) d)

Hình 1.2. Mạch xén trên mức 0 dùng Diode nối tiếp

a) b) c) d)

Hình 1.3. Mạch xén dƣới mức 0 dùng Diode nối tiếp

Các Diode sử dụng trong mạch ở Hình 1.2 và Hình 1.3 được coi là lý tưởng.

b) Mạch xén mức E dùng Diode mắc nối tiếp

Nếu cần thiết để cắt giảm điện áp đầu vào với một mức độ cụ thể thì một mức
điện áp một chiều có thể được thêm vào. Mức độ phân cực và vị trí kết nối sẽ xác
định phạm vị cắt bớt của dạng sóng đầu vào.

Đối với mạch minh họa trong Hình 1.4a, điện áp đầu vào được thể hiện trong

Hình 1.4b là Ei. Khi Ei > E, Diode dẫn, có mạch tương đương như thể hiện trong

Hình 1.4c, cung cấp điện áp đầu ra Eo = Ei. Khi Ei < E, Diode tắt, có mạch tương

đương như thể hiện trong Hình 1.4d, cung cấp điện áp đầu ra Eo = E. Dạng sóng

của Eo được thể hiện ở Hình 1.4b.

a) b) c) d)

</div>
(26)<div class='page_container' data-page=26>

Đối với mạch minh họa trong Hình 1.5a, điện áp đầu vào được thể hiện trong

Hình 1.5b là Ei. Khi Ei > E (E là điện áp âm), Diode dẫn, có mạch tương đương như

thể hiện trong Hình 1.5c, cung cấp điện áp đầu ra Eo = Ei - E. Khi Ei < E, Diode tắt,

có mạch tương đương như thể hiện trong Hình 1.5d, cung cấp điện áp đầu ra Eo = 0.

Dạng sóng của Eo được thể hiện ở Hình 1.5b.

a) b) c) d)

Hình 1.5. Mạch xén trên mức E (nguồn E < 0, mắc nối tiếp Diode)

Đối với mạch minh họa trong Hình 1.6a, điện áp đầu vào được thể hiện trong

Hình 1.6b là Ei. Khi (Ei + E) > 0 (E là điện áp âm), Diode dẫn, có mạch tương

đương như thể hiện trong Hình 1.6c, cung cấp điện áp đầu ra Eo = Ei. Khi (Ei + E) <

0, Diode tắt, có mạch tương đương như thể hiện trong Hình 1.6d, cung cấp điện áp

đầu ra Eo = 0. Dạng sóng của Eo được thể hiện ở Hình 1.6b.

a) b) c) d)

Hình 1.6. Mạch xén trên mức E (nguồn E < 0, mắc nối tiếp điện trở tải)

Đối với mạch minh họa trong Hình 1.7a, điện áp đầu vào được thể hiện trong

Hình 1.7b là Ei. Khi (Ei + E) > 0 (E là điện áp dương), Diode dẫn, có mạch tương

đương như thể hiện trong Hình 1.7c, cung cấp điện áp đầu ra Eo = Ei. Khi (Ei + E) <

0, Diode tắt, có mạch tương đương như thể hiện trong Hình 1.7d, cung cấp điện áp

đầu ra Eo = 0. Dạng sóng của Eo được thể hiện ở Hình 1.7b.

a) b) c) d)

</div>
(27)<div class='page_container' data-page=27>

c) Mạch xén mức 0 dùng Diode mắc song song

Mạch này có chức năng tương tự như mạch xén dùng Diode mắc nối tiếp, có
thể được sử dụng như mạch tách sóng cho nửa chu kỳ dương hoặc nửa chu kỳ âm.

Đối với mạch minh họa trong Hình 1.8a, điện áp đầu vào được thể hiện trong

Hình 1.8b là Ei. Khi Ei > 0, Diode dẫn, có mạch tương đương như thể hiện trong

Hình 1.8c, cung cấp điện áp đầu ra Eo = 0. Khi Ei < 0, Diode tắt, có mạch tương

đương như thể hiện trong Hình 1.8d, cung cấp điện áp đầu ra Eo = Ei (RL >> Rs).

Dạng sóng của Eo được thể hiện ở Hình 1.8b.

a) b) c) d)

Hình 1.8. Mạch xén dƣới mức 0, Diode mắc song song điện trở tải

Đối với mạch minh họa trong Hình 1.9a, điện áp đầu vào được thể hiện trong

Hình 1.9b là Ei. Khi Ei > 0, Diode tắt, có mạch tương đương như thể hiện trong

Hình 1.9c, cung cấp điện áp đầu ra Eo = 0. Khi Ei < 0, Diode dẫn, có mạch tương

đương như thể hiện trong Hình 1.9d, cung cấp điện áp đầu ra Eo = Ei (RL >> Rs).

Dạng sóng của Eo được thể hiện ở Hình 1.9b.

a) b) c) d)

Hình 1.9. Mạch xén trên mức 0, Diode mắc song song điện trở tải

Đối với mạch minh họa trong Hình 1.10a, điện áp đầu vào được thể hiện trong

Hình 1.10b là Ei. Khi Ei > (Vz + 0,6V), có mạch tương đương như thể hiện trong

</div>
(28)<div class='page_container' data-page=28>

0,6V), có mạch tương đương như thể hiện trong Hình 1.10d, cung cấp điện áp đầu

ra Eo = -(Vz + 0,6V). Khi Ei > (Vz + 0,6V), có mạch tương đương như thể hiện trong

Hình 1.10e, cung cấp điện áp đầu ra Eo = -(Vz + 0,6V). Dạng sóng của Eo được thể

hiện ở Hình 1.10b.

a) b) c)

d) e)

Hình 1.10. Mạch xén trên - dƣới mức 0 dùng Diode Zener

d) Mạch xén mức E dùng Diode mắc song song

Đối với mạch minh họa trong Hình 1.11a, điện áp đầu vào được thể hiện trong

Hình 1.11b là Ei. Khi Ei > E, Diode dẫn, có mạch tương đương như thể hiện trong

Hình 1.11c, cung cấp điện áp đầu ra Eo = E. Khi Ei < E, Diode tắt, có mạch tương

đương như thể hiện trong Hình 1.11d, cung cấp điện áp đầu ra Eo = Ei (RL >> Rs).

Dạng sóng của Eo được thể hiện ở Hình 1.11b.

a) b) c) d)

</div>
(29)<div class='page_container' data-page=29>

a) b) c) d)

Hình 1.12. Mạch xén dƣới mức E, Diode mắc song song điện trở tải

Đối với mạch minh họa trong Hình 1.12a, điện áp đầu vào được thể hiện trong

Hình 1.12b là Ei. Khi Ei > E (E là điện áp âm), Diode tắt, có mạch tương đương như

thể hiện trong Hình 1.12c, cung cấp điện áp đầu ra Eo = Ei. Khi Ei < E, Diode dẫn,

có mạch tương đương như thể hiện trong Hình 1.12d, cung cấp điện áp đầu ra Eo =

E. Dạng sóng của Eo được thể hiện ở Hình 1.12b.

1.2.1.2. Mạch xén dùng khuếch đại thuật toán

Hai mạch xén khác nhau được mơ tả tương ứng ở Hình 1.13a và Hình 1.13b.
Mơ tả ngắn gọn ngun lý hoạt động của mạch như sau:

Ở mạch xén trong Hình 1.13a, nếu:

Vo’ > (VF1 + VZD2)  Vo = VF1 + VZD2

(VF1 + VZD2) > Vo’ > -(VF2 + 6,2V)  Vo = Vo’

Vo’ < - (VF1 + 6,2V)  Vo = -(VF1 + VZD1)

a) b)

</div>
(30)<div class='page_container' data-page=30>

Sóng sin được đưa tới đầu vào, dạng sóng ra sẽ gần như sóng vng. Vai trị

của điện trở R2 trong hình này dùng để hạn chế dịng điện.

Ở mạch xén trong Hình 1.13b, nếu:

Vo > VZD ZD sẽ dẫn để Vo được duy trì ở VZD.

-VF < Vo < VZD Vo sẽ không đổi.

Vo < -VF Vo = -0,6V.

1.2.2. Mạch ghim

Mạch ghim còn được gọi là mạch khống chế (clamper), có chức năng giữ cho
biên độ tín hiệu đầu ra giống như tín hiệu đầu vào, trừ trường hợp mức một chiều
(DC) đã được thay đổi. Các mạch ghim có sự dịch chuyển dạng sóng đầu ra ở
hướng dương gọi là mạch ghim trên, ngược lại gọi là mạch ghim dưới.

a) Mạch ghim mức 0 dùng Diode

Mạch ghim còn được gọi là mạch khống chế. Đối với mạch ghim dạng sóng
và biên độ của tín hiệu đầu vào giống như tín hiệu đầu ra, ngoại trừ nếu mức một
chiều (DC) được thêm vào tín hiệu đầu ra. Mạch ghim có đặc tính như vậy gọi là
DC phục hồi. Mạch khống chế làm thay đổi dạng sóng đầu vào hướng dương gọi là
mạch khống chế cực dương (positive clamper). Mạch khống chế làm thay đổi dạng
sóng đầu vào hạ xuống gọi là mạch khống chế cực âm (negative clamper).

Em

Ei

Eo

-(Em + Ei)

a) b) c) d)

Hình 1.14. Mạch ghim dƣới mức 0

Đối với mạch minh họa trong Hình 1.14a, điện áp đầu vào được mơ tả ở Hình

1.14b là Ei. Trong nửa chu kỳ dương, Diode D dẫn và điện áp trên tụ C sẽ được nạp

tới giá trị tối đa Em, phân cực của tụ C được thể hiện như trong mạch tương đương ở

Hình 1.14c, cho điện áp đầu ra Eo = 0. Trong nửa chu kỳ âm, Diode D tắt, có mạch

tương đương như trong Hình 1.14d, cho điện áp đầu ra Eo = -(Em + Ei). Các dạng

</div>
(31)<div class='page_container' data-page=31>

Em

Ei

Eo

a) b) c) d)

Hình 1.15. Mạch ghim trên mức 0

Đối với mạch minh họa trong Hình 1.15a, điện áp đầu vào được mơ tả ở Hình

1.15b là Ei. Trong nửa chu kỳ dương, Diode D dẫn và điện áp trên tụ C sẽ được nạp

tới giá trị tối đa Em, phân cực của tụ C được thể hiện như trong mạch tương đương ở

Hình 1.15c, cho điện áp đầu ra Eo = 0. Trong nửa chu kỳ âm, Diode D tắt, có mạch

tương đương như trong Hình 1.15d, cho điện áp đầu ra Eo = Em + Ei. Các dạng sóng

của Ei, Eo được mơ tả ở Hình 1.15b.

b) Mạch ghim mức E dùng Diode

Đối với mạch minh họa trong Hình 1.16a, điện áp đầu vào được mơ tả ở Hình

1.16b là Ei. Khi Ei + Ec > E (giá trị ban đầu của Ec là 0), Diode D dẫn và điện áp

trên tụ C sẽ được nạp tới giá trị tối đa Em - E, phân cực của tụ C được thể hiện như

trong mạch tương đương ở Hình 1.16c, cho điện áp đầu ra Eo = E. Khi Ei + Ec < E

(Ec = Em – E), Diode D tắt, có mạch tương đương như trong Hình 1.16d, cho điện

áp đầu ra Eo = Ec + Ei. Các dạng sóng của Ei, Eo được mơ tả ở Hình 1.16b.

a) b) c) d)

Hình 1.16. Mạch ghim dƣới mức +E

Đối với mạch minh họa trong Hình 1.17a, điện áp đầu vào được mơ tả ở Hình

1.17b là Ei. Khi Ei + Ec > E (giá trị ban đầu của Ec là 0), Diode D dẫn và điện áp

trên tụ C sẽ được nạp tới giá trị tối đa Em + E, phân cực của tụ C được thể hiện như

trong mạch tương đương ở Hình 1.17c, cho điện áp đầu ra Eo = E (E là điện áp âm).

Khi Ei + Ec < E (tất cả Ei, Ec và E đều âm), Diode D tắt, có mạch tương đương như

trong Hình 1.17d, cho điện áp đầu ra Eo = Ec + Ei. Các dạng sóng của Ei, Eo được

</div>
(32)<div class='page_container' data-page=32>

a) b) c) d)

Hình 1.17. Mạch ghim trên mức -E

a) b) c) d)

Hình 1.18. Mạch ghim trên mức +E

Đối với mạch minh họa trong Hình 1.18a, điện áp đầu vào được mơ tả ở Hình

1.18b là Ei. Khi Ei + Ec < E (giá trị ban đầu của Ec là 0), Diode D dẫn và điện áp

trên tụ C sẽ được nạp tới giá trị tối đa Em + E, phân cực của tụ C được thể hiện như

trong mạch tương đương ở Hình 1.18c, cho điện áp đầu ra Eo = E. Khi Ei + Ec > E,

Diode D tắt, có mạch tương đương như trong Hình 1.18d, cho điện áp đầu ra Eo =

Ec + Ei. Các dạng sóng của Ei, Eo được mơ tả ở Hình 1.18b.

Đối với mạch minh họa trong Hình 1.19a, điện áp đầu vào được mơ tả ở Hình

1.19b là Ei. Khi Ei + Ec < E (giá trị ban đầu của Ec là 0), Diode D dẫn và điện áp trên

tụ C sẽ được nạp tới giá trị tối đa -Em + E, phân cực của tụ C được thể hiện như trong

mạch tương đương ở Hình 1.19c, cho điện áp đầu ra Eo = E (E là điện áp âm). Khi Ei

+ Ec > E, Diode D tắt, có mạch tương đương như trong Hình 1.19d, cho điện áp đầu

ra Eo = Ec + Ei. Các dạng sóng của Ei, Eo được mơ tả ở Hình 1.19b.

a) b) c) d)

</div>
(33)<div class='page_container' data-page=33>

1.2.3. Hằng số thời gian RC

a) b)

Hình 1.20. Mạch RC nạp điện

a) b)

Hình 1.21. Mạch RC phóng điện

Như hiển thị trong Hình 1.20a, Hình 1.21a, tụ C sẽ được nạp điện khi công
tắc chuyển mạch được đặt ở vị trí “b” và tụ C sẽ phóng điện khi công tắc chuyển
mạch được đặt ở vị trí “a”. Điện áp nạp (rơi trên tụ C), dịng điện nạp (chạy qua
tụ C) có dạng như trong Hình 1.20b.

Điện áp phóng (tụ C đóng vai trị là nguồn năng lượng thứ cấp), dịng điện
phóng từ tụ C có dạng như trong Hình 1.21b.

Như hiển thị trong Hình 1.21, T(s) = R() x C(F) gọi là hằng số thời gian.

1.2.4. Mạch vi phân

Mạch vi phân được hiển thị trong Hình 1.22a, trong đó điện áp đầu ra được
lấy từ hai đầu của điện trở R. Mạch này biểu thị mối quan hệ vi phân giữa đầu ra

</div>
(34)<div class='page_container' data-page=34>

a) b)

Hình 1.22. Mạch vi phân

Ví dụ, nếu sóng vng được đưa tới đầu vào của mạch ở Hình 1.22a, dạng
sóng đầu ra được hiển thị như trong Hình 1.22b. Sự biến đổi của dạng sóng đầu ra
sẽ phụ thuộc vào giá trị của hằng số thời gian T = RC.

1.2.5. Mạch tích phân

Mạch tích phân được hiển thị trong Hình 1.23a, trong đó điện áp đầu ra
được lấy từ hai cực của tụ điện C. Mạch này biểu thị mối quan hệ tích phân giữa

đầu ra và đầu vào ( ).

a) b)

Hình 1.23. Mạch tích phân

Ví dụ, nếu sóng vng được đưa tới đầu vào của mạch ở Hình 1.23a, dạng
sóng đầu ra được hiển thị như trong Hình 1.23b. Sự biến đổi của dạng sóng đầu ra
sẽ phụ thuộc vào giá trị của hằng số thời gian T = RC.

1.2.6. Mạch RC

Hoạt động của mạch vi phân và tích phân RC được mơ tả trong hai phần

dưới đây.

1.2.6.1. Mạch DC

</div>
(35)<div class='page_container' data-page=35>

Như hiển thị trong Hình 1.20a, khi cơng tắc chuyển mạch được đặt vào vị trí

“b”, tụ C sẽ nạp điện và VC sẽ tăng dần đều. Do E = VR + VC nên VR sẽ giảm dần đều

và theo đó IC = IR sẽ giảm đều. VC, VR và IC có thể được mơ tả trên đường cong biến

đổi như hiển thị trong Hình 1.20b và được tính theo cơng thức:

(1-1)
(1-2) 
(1-3)

Từ Hình 1.20b, ta có thể thấy: Sau một hằng số thời gian (1T), VC sẽ được nạp

đến giá trị 63,2% của E, VR sẽ giảm đến 36,8% của E và IC cũng sẽ giảm đến 36,8%

của E/R. Sau khoảng thời gian t = 5T, VC = 99,3%E  E (thông thường, t = 5T =

5RC là khoảng thời gian tụ C được nạp đầy) và VR = E – VC = 0,7%E  0.

b) Khi tụ C phóng điện

Như hiển thị trong Hình 1.21a, khi cơng tắc chuyển mạch được đặt vào vị trí

“a”, tụ C sẽ phóng điện và VC sẽ giảm dần đều. Do VR = VC (độ phân cực của VR sẽ

đảo chiều phóng điện) nên VR sẽ giảm dần đều và theo đó IC đến khi tụ C nạp điện

(VC sẽ giảm). VC, VR và IC có thể được mơ tả trên đường cong biến đổi như hiển thị

trong Hình 1.21b và được tính theo cơng thức:

(1-4)
(1-5)
(1-6)

Từ Hình 1.21b, ta có thể thấy: sau khoảng thời gian t = 5T = 5RC, cả VC, VR và

IC đều đạt tới giá trị xấp xỉ 0, phù hợp với trạng thái phóng điện của mạch.

1.2.6.2. Mạch AC 
a) Mạch vi phân

* Trường hợp tín hiệu đầu vào hình sin

</div>
(36)<div class='page_container' data-page=36>

dẫn đến nhanh pha hơn dạng sóng đầu vào là o. Dạng sóng đầu ra được hiển thị ở

Hình 1.22b. Theo qui tắc chia điện áp, ta có:

Vì tần số f tỷ lệ nghịch với XC nên khi f tăng XC giảm, VR sẽ lớn hơn và ngược

lại. Do vậy, mạch vi phân được gọi là mạch thơng cao (tín hiệu tần số thấp sẽ bị
triệt tiêu).

* Trường hợp tín hiệu đầu vào khơng hình sin

Nếu sóng vng được đưa tới đầu vào của mạch ở Hình 1.22a, dạng sóng đầu
ra được hiển thị ở Hình 1.22b. Với hằng số thời gian RC khác nhau, dạng sóng sau

vi phân cũng sẽ khác nhau và tương tự như trong hình vẽ. Nếu T = RC > 1/10tH (tH

là nửa chu kỳ của sóng vng hoặc chu kỳ nhỏ hơn nhịp xung) thì chức năng vi
phân sẽ khơng thực hiện đúng và dạng sóng đầu ra sẽ bị biến dạng khác so với dạng
sóng đầu vào.

b) Mạch tích phân

* Trường hợp tín hiệu đầu vào hình sin

Nếu sóng sin được đưa tới đầu vào của mạch ở Hình 1.23a, dạng sóng đầu ra
sẽ không thay đổi nhưng biên độ sẽ nhỏ hơn biên độ tín hiệu đầu vào và chậm pha

hơn dạng sóng đầu vào có pha là o. Dạng sóng đầu ra được hiển thị ở Hình 1.23b.

Theo qui tắc chia điện áp, ta có:

Vì tần số f tỷ lệ nghịch với XC nên khi f giảm XC tăng, VR sẽ nhỏ hơn và ngược

</div>
(37)<div class='page_container' data-page=37>

* Trường hợp tín hiệu đầu vào khơng hình sin

Nếu sóng vng được đưa tới đầu vào của mạch ở Hình 1.23a, dạng sóng
đầu ra được hiển thị ở Hình 1.23b. Với hằng số thời gian RC khác nhau, dạng
sóng sau tích phân cũng sẽ khác nhau và tương tự như trong hình vẽ. Nếu T = RC

> 1/10tH (tH là nửa chu kỳ của sóng vng hoặc chu kỳ nhỏ hơn nhịp xung) thì

chức năng tích phân sẽ khơng thực hiện đúng và dạng sóng đầu ra sẽ tương tự
dạng sóng đầu vào.

1.2.7. Mạch RL

a) b)

Hình 1.24. Mạch nạp RL

Nếu cơng tắc chuyển mạch được đặt ở vị trí “b” như hiển thị trong Hình 1.24a,
phản điện động sẽ được cảm ứng trong L. Lực điện động này sẽ là:

(1-7)
Giải phương trình, ta có kết quả:

(1-8)
Trong đó T = L/R được gọi là hằng số thời gian của mạch RL, đơn vị [s].

Đồ thị biểu thị sự biến thiên của iL(t) được mơ tả ở Hình 1.24b.

Điện áp ở hai đầu cuộn cảm được tính theo công thức:

(1-9)
Điện áp ở hai đầu điện trở được tính theo cơng thức:

</div>
(38)<div class='page_container' data-page=38>

Từ (1-7), (1-8), (1-9) và Hình 1.24b, ta có thể thấy: iL đạt giá trị tối đa trong

suốt khoảng thời gian t = 5T = 5(L/R). Ngược lại, VL đạt giá trị 0 trong suốt khoảng

thời gian này. Hiện tượng này tương tự với chức năng mạch vi phân RC.

Giống như trên, nếu đưa tới đầu vào mạch ở a sóng vng hoặc sóng sin, sự
biến đổi dạng sóng đầu ra của nó sẽ tương tự như mạch vi phân RC.

Sự khác biệt đó là ở mạch vi phân RC, đầu ra được lấy ra từ hai đầu điện trở R

(VR) còn ở mạch vi phân RL, đầu ra được lấy ra từ hai đầu cuộn cảm L (VL). Mặt

khác, trong mạch RL, tần số tỷ thuận với cảm kháng XL = 2fL.

a) b)

Hình 1.25. Mạch vi phân RL

1.2.8. Mạch dùng khuếch đại thuật toán

1.2.8.1. Mạch vi phân

Mạch vi phân trong Hình 1.26a về cơ bản là ứng dụng của mạch vi phân RC.

Dòng Ic trong mạch này có thể được tính như sau:

a) Mạch cơ bản b) Mạch thực tế

Hình 1.26. Mạch vi phân dùng OP AMP

</div>
(39)<div class='page_container' data-page=39>

Nếu Vi là sóng tam giác, Vo sẽ là sóng vng.

Ở Hình 1.26b, điện trở Rs được kết nối trong thực tế để tránh nhiễu cao tần.

Điện trở Ri được sử dụng như điện trở cân bằng ở đầu vào.

1.2.8.2. Mạch tích phân

Mạch tích phân trong Hình 1.27a về cơ bản là ứng dụng của mạch tích phân

RC. Dịng Ic trong mạch này có thể được tính như sau:

a) Mạch cơ bản b) Mạch thực tế

Hình 1.27. Mạch tích phân dùng OP AMP

Hình 1.27b mơ tả mạch tích phân thực tế. R2 trong mạch này được sử dụng để

tránh cho OP AMP bão hòa đầu ra và làm giảm trở kháng đầu vào do Xc quá lớn ở

tần số thấp

1.3. Thiết bị, vật tƣ thí nghiệm

1)

Bộ thí nghiệm KL-200.

2)

Module thí nghiệm KL-23001, KL-23002 và KL-23013.

3)

Máy hiện sóng.

4)

Đồng hồ vạn năng.

5)

Các jack và dây nối đi kèm bộ thí nghiệm.

1.4. Nội dung thí nghiệm

1.4.1. Mạch xén

</div>
(40)<div class='page_container' data-page=40>

- Bước 1: Gắn và cố định khối KL-23001 lên bảng mạch KL-200. 
- Bước 2:

 2a: Quan sát sơ đồ nguyên lý ở Hình 1.28a và gắn các ghim mạch theo như

sơ đồ Hình 1.28b;

 2b: Kết nối 10Vpp - 1KHz sóng hình sin đến đầu vào TP2;

 2c: Đo dạng sóng ở đầu ra của mạch (OUT) bằng cách sử dụng máy hiện

sóng, sau đó ghi kết quả đo được vào đồ thị ở Hình 1.29a.

- Bước 3:

 3a: Quan sát sơ đồ nguyên lý ở Hình 1.28c và gắn các ghim mạch theo như

sơ đồ Hình 1.28d;

 3b: Kết nối 10Vpp - 1KHz sóng hình sin đến đầu vào TP1;

 3c: Đo dạng sóng ở đầu ra của mạch (OUT) bằng cách sử dụng máy hiện

sóng, sau đó ghi kết quả đo được vào đồ thị ở Hình 1.29b.

a) b)

c) d)

</div>
(41)<div class='page_container' data-page=41>

b) Kết quả thí nghiệm: Mơ tả ở đồ thị Hình 1.29.

a) b)

Hình 1.29. Kết quả thí nghiệm mạch xén mức 0

1.4.1.2. Mạch xén nối tiếp mức E 
a) Quy trình thí nghiệm

- Bước 1: Gắn và cố định khối KL-23001 lên bảng mạch KL-200. 
- Bước 2:

 2a: Quan sát sơ đồ nguyên lý ở Hình 1.30a và gắn các ghim mạch theo như

sơ đồ Hình 1.30b;

 2b: Kết nối 10Vpp - 1KHz sóng hình sin đến đầu vào TP2;

 2c: Đo dạng sóng ở đầu ra của mạch (OUT) bằng cách sử dụng máy hiện

sóng, sau đó ghi kết quả đo được vào đồ thị ở Hình 1.31a.

- Bước 3: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.30c và gắn ghim mạch theo như sơ đồ Hình 1.30d. Kết quả đo được ghi vào
đồ thị Hình 1.31b.

- Bước 4: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.30e và gắn ghim mạch theo như sơ đồ Hình 1.30f. Kết quả đo được ghi vào
đồ thị Hình 1.31c.

- Bước 5: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

</div>
(42)<div class='page_container' data-page=42>

a) b)

c) d)

e) f)

g) h)

</div>
(43)<div class='page_container' data-page=43>

b) Kết quả thí nghiệm: Mơ tả ở đồ thị Hình 1.31.

a) b)

c) d)

Hình 1.31. Kết quả thí nghiệm mạch xén nối tiếp mức E

1.4.1.3. Mạch xén song song mức 0 
a) Quy trình thí nghiệm

- Bước 1: Gắn và cố định khối KL-23001 lên bảng mạch KL-200. 
- Bước 2:

 2a: Quan sát sơ đồ nguyên lý ở Hình 1.32a và gắn các ghim mạch theo như

</div>
(44)<div class='page_container' data-page=44>

 2b: Kết nối 10Vpp - 1KHz sóng hình sin đến đầu vào TP2;

 2c: Đo dạng sóng ở đầu ra của mạch (OUT) bằng cách sử dụng máy hiện

sóng, sau đó ghi kết quả đo được vào đồ thị ở Hình 1.33a.

- Bước 3: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.32c và gắn ghim mạch theo như sơ đồ Hình 1.32d. Kết quả đo được ghi vào
đồ thị Hình 1.33b.

- Bước 4: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.32e và gắn ghim mạch theo như sơ đồ Hình 1.32f. Kết quả đo được ghi vào
đồ thị Hình 1.33c.

a) b)

c) d)

e) f)

</div>
(45)<div class='page_container' data-page=45>

b) Kết quả thí nghiệm: Mơ tả ở đồ thị Hình 1.33.

a) b) c)

Hình 1.33. Kết quả thí nghiệm mạch xén nối tiếp mức E

1.4.1.4. Mạch xén song song mức E

a) Quy trình thí nghiệm

- Bước 1: Gắn và cố định khối KL-23001 lên bảng mạch KL-200. 
- Bước 2:

 2a: Quan sát sơ đồ nguyên lý ở Hình 1.34a và gắn các ghim mạch theo như

sơ đồ Hình 1.34b;

 2b: Kết nối 10Vpp - 1KHz sóng hình sin đến đầu vào TP2;

 2c: Đo dạng sóng ở đầu ra của mạch (OUT) bằng cách sử dụng máy hiện

sóng, sau đó ghi kết quả đo được vào đồ thị ở Hình 1.35a.

- Bước 3: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.34c và gắn ghim mạch theo như sơ đồ Hình 1.34d. Kết quả đo được ghi vào
đồ thị Hình 1.35b.

- Bước 4: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.34e và gắn ghim mạch theo như sơ đồ Hình 1.34f. Kết quả đo được ghi vào
đồ thị Hình 1.35c.

- Bước 5: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

</div>
(46)<div class='page_container' data-page=46>

a) b)

c) d)

e) f)

g) h)

</div>
(47)<div class='page_container' data-page=47>

b) Kết quả thí nghiệm: Mơ tả ở đồ thị Hình 1.35.

a) b)

Vi

0 t

Vo

0 t

c) d)

Hình 1.35. Kết quả thí nghiệm mạch xén song song mức E

1.4.1.5. Mạch xén dùng khuếch đại thuật toán 
a) Quy trình thí nghiệm

- Bước 1: Gắn và cố định khối KL-23013 lên bảng mạch KL-200.

- Bước 2: Quan sát sơ đồ nguyên lý ở Hình 1.36a và gắn các ghim mạch theo như

sơ đồ Hình 1.36b. Kết nối nguồn với điện áp 12V, sau đó ngắt kết nối CR3 và CR4.

- Bước 3: Kết nối bộ phát tín hiệu và máy hiện sóng tới đầu vào (IN3), sau đó

điều chỉnh tần số đầu ra của bộ phát tín hiệu tới 1KHz sóng sin và từ từ tăng biên độ

của nó để điện áp ra Vout của mạch lớn hơn 14Vpp.

- Bước 4: Kết nối CR3 và CR4 (Zd: 6,2V x 2), sau đó quan sát sự biến đổi điện

</div>
(48)<div class='page_container' data-page=48>

- Bước 5: Quan sát sơ đồ nguyên lý ở Hình 1.37a và gắn các ghim mạch theo

như sơ đồ Hình 1.37b.

- Bước 6: Điều chỉnh tần số của tín hiệu vào tới 1KHz sóng sin và từ từ tăng

biên độ của tín hiệu vào và quan sát sự biến đổi của Vout. Khi điện áp ra lớn nhất là

+6,2V thì xảy ra hiện tượng gì?

a) b)

Hình 1.36. Thí nghiệm mạch xén dùng OA

a) b)

</div>
(49)<div class='page_container' data-page=49>

b) Kết quả thí nghiệm

Bảng 1.1. Dạng sóng đầu vào/ra của mạch ở Hình 1.36 
Khơng kết nối CR3 và CR4 Kết nối CR3 và CR4

Vin

Vout

1.4.2. Mạch ghim

1.4.2.1. Mạch ghim mức 0 
a) Quy trình thí nghiệm

a) b)

c) d)

</div>
(50)<div class='page_container' data-page=50>

- Bước 1: Gắn và cố định khối KL-23001 lên bảng mạch KL-200. 
- Bước 2:

 2a: Quan sát sơ đồ nguyên lý ở Hình 1.38a và gắn các ghim mạch theo như

sơ đồ Hình 1.38b;

 2b: Kết nối 10Vpp - 1KHz sóng hình sin đến đầu vào TP2;

 2c: Đo dạng sóng ở đầu ra của mạch (OUT) bằng cách sử dụng máy hiện

sóng, sau đó ghi kết quả đo được vào đồ thị ở Hình 1.39a.

- Bước 3: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.38c và gắn ghim mạch theo như sơ đồ Hình 1.38d. Kết quả đo được ghi
vào đồ thị Hình 1.39b.

b) Kết quả thí nghiệm: Mơ tả ở đồ thị Hình 1.39.

a) b)

Hình 1.39. Kết quả thí nghiệm mạch ghim mức 0

</div>
(51)<div class='page_container' data-page=51>

a) b)

c) d)

e) f)

g) h)

Hình 1.40. Thí nghiệm mạch ghim mức E

- Bước 1: Gắn và cố định khối KL-23001 lên bảng mạch KL-200. 
- Bước 2:

 2a: Quan sát sơ đồ nguyên lý ở Hình 1.40a và gắn các ghim mạch theo như

sơ đồ Hình 1.40b;

 2b: Kết nối 10Vpp - 1KHz sóng hình sin đến đầu vào TP2;

 2c: Đo dạng sóng ở đầu ra của mạch (OUT) bằng cách sử dụng máy hiện

</div>
(52)<div class='page_container' data-page=52>

- Bước 3: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.40c và gắn ghim mạch theo như sơ đồ Hình 1.40d. Kết quả đo được ghi

vào đồ thị Hình 1.41b.

- Bước 4: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.40e và gắn ghim mạch theo như sơ đồ Hình 1.40f. Kết quả đo được ghi
vào đồ thị Hình 1.41c.

- Bước 5: Tương tự như bước 2, thực hiện thí nghiệm bằng cách tham khảo

Hình 1.40g và gắn ghim mạch theo như sơ đồ Hình 1.40h. Kết quả đo được ghi
vào đồ thị Hình 1.41d.

b) Kết quả thí nghiệm: Mơ tả ở đồ thị Hình 1.41.

Vi

0 t

Vo

0 t

a) b)

Vi

0 t

Vo

0 t

Vi

0 t

Vo

0 t

c) d)

</div>
(53)<div class='page_container' data-page=53>

1.4.3. Mạch nạp và phóng điện DC

a) Quy trình thí nghiệm

- Bước 1: Gắn và cố định khối KL-23002 lên bảng mạch KL-200. Đánh dấu

chọn 23002 - khối d.

- Bước 2:

a) Sơ đồ nguyên lý

b) Sơ đồ gắn ghim mạch thí nghiệm phóng 
 nạp điện DC

Hình 1.42. Mạch phóng nạp điện DC

Hình 1.43. Block d2

 2a: Quan sát sơ đồ nguyên lý ở Hình 1.42a và gắn các ghim mạch theo như

sơ đồ block d ở Hình 1.42b. Điều chỉnh Vr (biến trở VR3) tới giá trị tối đa.

 2b: Nối dải đo DC của máy hiện sóng hoặc dải đo DCV của đồng hồ vạn

năng với đầu ra của mạch (TP2). Sau đó cấp nguồn 12VDC. Quan sát trạng thái

</div>
(54)<div class='page_container' data-page=54>

 2c: Quan sát và gắn ghim mạch theo như sơ đồ cho ở Hình 1.43. Xem trạng

thái giảm điện áp VC (phóng điện về tới 0V), sau đó ghi lại vào trong Bảng 1.2b.
 2d: Quan sát và gắn ghim mạch theo như sơ đồ block d3 cho ở Hình 1.44

(thay đổi kết nối từ C11 đến C12), sau đó lặp lại bước 2b và 2c. Ghi kết quả vào
trong Bảng 1.2c, Bảng 1.2d.

Hình 1.44. Block d3

b) Kết quả thí nghiệm: Mơ tả trong Bảng 1.2.

Bảng 1.2. Kết quả thí nghiệm mạch nạp/phóng điện DC

1.4.4. Mạch RC

</div>
(55)<div class='page_container' data-page=55>

- Bước 1:

 1a: Quan sát sơ đồ nguyên lý ở Hình 1.45a và gắn các ghim mạch theo như

sơ đồ ở Hình 1.45b;

 1b: Đưa sóng vng 1KHz/10Vpp tới đầu vào IN:

 1c: Điều chỉnh VR3 sao cho RC = tH/5 = 0,5/5 = 0,1ms (vì C = 0,1F

do đó R = 1K);

 1d: Quan sát dạng sóng Vr ở đầu ra OUT của mạch vi phân bằng cách sử

dụng máy hiện sóng, sau đó vẽ đồ thị dạng sóng vào Bảng 1.3;

 1e: Điều chỉnh VR3 (VR100K) sao cho RC = tH/10 và RC = 10tH, quan sát

dạng sóng đầu ra, sau đó vẽ đồ thị dạng sóng vào Bảng 1.3;

 1f: Điều chỉnh ngẫu nhiên VR3 (VR100K), sau đó xem ảnh hưởng của giá

trị R tới dạng sóng ở đầu ra.

- Bước 2:

 2a: Đưa sóng sin 1KHz/10Vpp tới đầu vào IN;

 2b: Lặp lại các bước 1c, 1d, 1e và 1f, sau đó ghi kết quả vào trong Bảng 1.4.

So sánh biên độ và pha của dạng sóng đầu vào và đầu ra;

 2c: Điều chỉnh ngẫu nhiên tần số của tín hiệu vào (giữ nguyên biên độ), sau

đó quan sát sự thay đổi biên độ của tín hiệu ra có tương ứng với sự thay đổi tần số

của tín hiệu đầu vào hay không.

a) b)

</div>
(56)<div class='page_container' data-page=56>

b) Kết quả thí nghiệm

Bảng 1.3. Dạng sóng ra mạch vi phân với sóng vng đầu vào 1KHz/10Vpp 
Độ lớn của T Dạng sóng ra

tH = 0,1 ms

T = tH/5

T = tH/10

T = 10tH

Bảng 1.4. Dạng sóng ra mạch vi phân với sóng sin đầu vào 1KHz/10Vpp 
Độ lớn của T Dạng sóng ra

tH = 0,1 ms

T = tH/5

T = tH/10

T = 10tH

1.4.4.2. Mạch tích phân (mạch thơng thấp) 
a) Quy trình thí nghiệm

- Bước 1:

 1a: Quan sát sơ đồ nguyên lý ở Hình 1.46a và gắn các ghim mạch theo như

</div>
(57)<div class='page_container' data-page=57>

 1b: Đưa sóng vng 1KHz/10Vpp tới đầu vào IN:

 1c: Điều chỉnh VR3 sao cho RC = tH/5 = 0,5/5 = 0,1ms (vì C = 0,1F

do đó R = 1K);

 1d: Quan sát dạng sóng Vr ở đầu ra OUT của mạch tích phân bằng cách sử

dụng máy hiện sóng, sau đó vẽ đồ thị dạng sóng vào Bảng 1.5;

 1e: Điều chỉnh VR3 (VR100K) sao cho RC = tH/10 và RC = 10tH, quan sát

dạng sóng đầu ra, sau đó vẽ đồ thị dạng sóng vào Bảng 1.5;

 1f: Điều chỉnh ngẫu nhiên VR3 (VR100K), sau đó xem ảnh hưởng của giá

trị R tới dạng sóng ở đầu ra.

a) b)

Hình 1.46. Sơ đồ thí nghiệm mạch tích phân

- Bước 2:

 2a: Đưa sóng sin 1KHz/10Vpp tới đầu vào IN;

 2b: Lặp lại các bước 1c, 1d, 1e và 1f, sau đó ghi kết quả vào trong Bảng 1.6.

So sánh biên độ và pha của dạng sóng đầu vào và đầu ra;

 2c: Điều chỉnh ngẫu nhiên tần số của tín hiệu vào (giữ nguyên biên độ), sau

</div>
(58)<div class='page_container' data-page=58>

b) Kết quả thí nghiệm

Bảng 1.5. Dạng sóng ra mạch tích phân với sóng vng đầu vào 1KHz/10Vpp 
Độ lớn của T Dạng sóng ra

tH = 0,1ms

T = tH/5

T = tH/10

T = 10tH

Bảng 1.6. Dạng sóng ra mạch tích phân với sóng sin đầu vào 1KHz/10Vpp 
Độ lớn của T Dạng sóng ra

tH = 0,1ms

T = tH/5

T = tH/10

T = 10tH

1.4.5. Mạch RL

a) Quy trình thí nghiệm

a) b)

</div>
(59)<div class='page_container' data-page=59>

- Bước 1:

 1a: Quan sát sơ đồ nguyên lý ở Hình 1.47a và gắn các ghim mạch theo như

sơ đồ ở Hình 1.47b;

 1b: Đưa sóng vng 1KHz/10Vpp tới đầu vào IN;

 1c: Điều chỉnh VR1 (VR1K) tới giá trị nhỏ nhất;

 1d: Quan sát dạng sóng VL ở đầu ra OUT của mạch RL bằng cách sử dụng

máy hiện sóng, sau đó vẽ đồ thị dạng sóng vào Bảng 1.7a;
 1e: Điều chỉnh VR1 (VR1K) tới giá trị lớn nhất;

 1f: Lặp lại bước 1d, sau đó vẽ đồ thị dạng sóng vào Bảng 1.7b. 
- Bước 2:

 2a: Quan sát sơ đồ nguyên lý ở Hình 1.48a và gắn các ghim mạch theo như

sơ đồ ở Hình 1.48b;

 2b: Đưa sóng sin 1KHz/10Vpp tới đầu vào IN;

 2c: Lặp lại các bước 1c, 1d, 1e và 1f, sau đó ghi kết quả vào trong Bảng

1.8a, Bảng 1.8b. So sánh biên độ và pha của dạng sóng đầu vào và đầu ra;

 2d: Điều chỉnh ngẫu nhiên tần số của tín hiệu vào (giữ nguyên biên độ), sau

đó quan sát sự thay đổi biên độ của tín hiệu ra có tương ứng với sự thay đổi tần số
của tín hiệu đầu vào hay không.

a) b)

</div>
(60)<div class='page_container' data-page=60>

b) Kết quả thí nghiệm

Bảng 1.7. Dạng sóng ra mạch RL với sóng vng đầu vào 1KHz/10Vpp

VR1 Dạng sóng ra

(a)
VR1 MAX

(b)
VR1 MIN

T = 10tH

Bảng 1.8. Dạng sóng ra mạch RL với sóng sin đầu vào 1KHz/10Vpp

VR1 Dạng sóng ra

(a)
VR1 MAX

(b)
VR1 MIN

T = 10tH

1.4.6. Mạch vi phân - tích phân dùng khuếch đại thuật tốn (OA)

1.4.6.1. Mạch vi phân dùng OA 
a) Quy trình thí nghiệm

- Bước 1: Gắn và cố định khối KL-23013 lên bảng mạch KL-200. Quan sát sơ

đồ nguyên lý ở Hình 1.49a và gắn các ghim mạch theo như sơ đồ Hình 1.49b.

- Bước 2: Kết nối bộ phát tín hiệu với đầu vào của mạch (IN2), sau đó điều

</div>
(61)<div class='page_container' data-page=61>

Băng thông BW tra cứu ở chỉ dẫn kỹ thuật và giá trị R1 = R20 + R21 = 20K + 1K

= 21K, C1 = 0,1F.

- Bước 3: Sử dụng máy hiện sóng đo điện áp Vout.

- Bước 4: Điều chỉnh R20 (50K) tới vị trí mà ở đó Vout lớn nhất và khơng bị

biến dạng, sau đó kiểm tra giá trị của R1 tại vị trí này.

- Bước 5: Ghi lại dạng sóng của Vin2 và Vout vào trong Bảng 1.9.

- Bước 6: Thay đổi tần số của Vin2, sau đó lặp lại bước 4 và 5.

a) Sơ đồ nguyên lý

b) Sơ đồ gắn ghim mạch

</div>
(62)<div class='page_container' data-page=62>

b) Kết quả thí nghiệm

Bảng 1.9. Kết quả thí nghiệm mạch vi phân dùng OA 
Dạng sóng

VIN2

VOUT

1.4.6.2. Mạch tích phân dùng OA 
a) Quy trình thí nghiệm

a) Sơ đồ nguyên lý

b) Sơ đồ gắn ghim mạch

</div>
(63)<div class='page_container' data-page=63>

- Bước 1: Gắn và cố định khối KL-23013 lên bảng mạch KL-200. Quan sát sơ

đồ nguyên lý ở Hình 1.50a và gắn các ghim mạch theo như sơ đồ Hình 1.50b.

- Bước 2: Kết nối bộ phát tín hiệu với đầu vào của mạch (IN1), sau đó điều

chỉnh đầu ra của bộ phát tín hiệu tới giá trị 0,1Vpp sóng vuông với tần số .

Với giá trị R2 = R19 = 1M, C2 = 0,1F.

- Bước 3: Kết nối máy hiện sóng với đầu ra của mạch, sau đó điều chỉnh độ

lớn của VR2 để Vout có dạng sóng tam giác tuyến tính.

- Bước 4: Quan sát dạng sóng của Vin1 và Vout, sau đó ghi lại giá trị vào

trong Bảng 1.10.

b) Kết quả thí nghiệm

Bảng 1.10. Kết quả thí nghiệm mạch tích phân dùng OA 
Dạng sóng

VIN1

VOUT

1.5. Thảo luận kết quả thí nghiệm

1.5.1. Mạch xén - mạch ghim

Mặc dù các mạch ghim có thể được thực hiện bởi chuỗi các Diode mắc nối
tiếp hoặc song song nhưng cả hai loại mạch đều dựa trên cùng một nguyên lý.
Nói cách khác, thiết kế của hai loại mạch trên sử dụng đặc tính dẫn/tắt của
Diode. Đối với mạch xén có các đặc điểm sau:

- Mạch xén nối tiếp mức 0, nếu:

 Diode dẫn, Vo = Vi;

</div>
(64)<div class='page_container' data-page=64>

- Mạch xén song song mức 0, nếu:

 Diode dẫn, Vo = 0;

 Diode tắt, Vo = Vi (RL >> Rs).

- Mạch xén nối tiếp mức E, nếu: 
 Diode dẫn, Vo = Vi;

 Diode tắt, Vo = E.

- Mạch xén song song mức E, nếu:

 Diode dẫn, Vo = E;

 Diode tắt, Vo = Vi (RL >> Rs).

Các mạch xén có thể được lắp trước tầng khuếch đại, ứng dụng xén bớt một
phần tín hiệu xoay chiều trước khi khuếch đại. Ví dụ như chỉ ra trong Hình 1.51a,
Hình 1.51b.

a) Mạch xén nối tiếp tầng khuếch đại b) Mạch xén song song tầng khuếch đại

Hình 1.51. Mạch xén mắc trƣớc tầng khuếch đại

Các mạch xén cũng có thể được sử dụng trong việc khôi phục hoặc biến đổi
dạng của tín hiệu xung. Ví dụ như trong Hình 1.52.

</div>
(65)<div class='page_container' data-page=65>

1.5.2. Mạch vi phân - tích phân

Mạch RC, RL nối tiếp được thảo luận trong bài này là cơ bản, các mạch đó là

các mạch vi phân hoặc tích phân có thể ứng dụng trong bất kỳ mạch nào. Vo và Vi

của mạch vi phân có quan hệ vi phân. Giá trị của Vo tỷ lệ trực tiếp với dVi/dt. Vo và

Vi của mạch tích phân có quan hệ tích phân. Giá trị của Vo tỷ lệ trực tiếp với .

Ta tổng kết dạng sóng đầu ra và dạng sóng đầu vào của mạch vi phân và
tích phân như sau:

Bảng 1.11. Quan hệ dạng sóng Vi/Vo của mạch vi phân và tích phân

Tên mạch Vi

Vo

Biến dạng Biên độ Dạng sóng

Vi phân

Sóng sin Khơng Nhỏ hơn Sóng sin

Sóng vng Có Khơng xác định Nhịp xung

Sóng tam giác Có Khơng xác định Sóng vng

Tích phân Sóng sin Khơng Nhỏ hơn Sóng sin

Sóng vng Có Khơng xác định Sóng tam giác

Đầu ra của mạch vi phân hoặc mạch tích phân cơ bản sẽ được ghép nối tới
mạch có trở kháng đầu vào cao để hoạt động vi phân hoặc tích phân sẽ khơng ảnh
hưởng bởi tải trọng. Mạch vi phân hoặc mạch tích phân được sử dụng thường xuyên
như mạch reset hoặc mạch xóa trong kỹ thuật số. Chức năng của mạch vi phân
giống như mạch thơng cao. Khi đưa vào mạch vi phân sóng sin có tần số cao sẽ đưa
ra kết quả có biên độ lớn hơn và ngược lại. Chức năng của mạch tích phân giống
như mạch thơng thấp. Khi đưa vào mạch vi phân sóng sin có tần số thấp sẽ đưa ra
kết quả có biên độ lớn hơn và ngược lại.

1.6. Câu hỏi và bài tập vận dụng

</div>
(66)<div class='page_container' data-page=66>

1.6.1. Câu hỏi

CH1.1. Chọn phát biểu đúng dưới đây đối với mạch xén:

A. Dạng sóng ở đầu vào và đầu ra khơng thay đổi.
B. Một vài phần của dạng sóng đầu vào sẽ bị cắt bớt đi.
C. Mức độ DC sẽ được thay đổi.

CH1.2. Cho mạch xén như ở Hình 1.53. Đâu là dạng sóng đầu ra của mạch đã cho?

Hình 1.53. Mạch xén CH1.2

CH1.3. Cho mạch xén như ở Hình 1.54. Đâu là dạng sóng đầu ra của mạch đã cho?

Hình 1.54. Mạch xén CH1.3

CH1.4. Chức năng của mạch ghim là gì?

</div>
(67)<div class='page_container' data-page=67>

CH1.5. Với mạch ghim, tìm phát biểu đúng:

A. Các dạng sóng đầu ra của bộ khống chế là khác nhau từ dạng sóng đầu vào của nó.
B. Tụ điện khơng được sử dụng trong các mạch ghim.

C. Mạch ghim có chức năng xén.

CH1.6. Đối với mạch vi phân, nếu Vi là sóng vng thì Vo là:

A. Sóng vng B. Nhịp xung C. Sóng tam giác

CH1.7. Đối với mạch tích phân, nếu Vi là sóng vng thì Vo là:

A. Sóng vng B. Sóng tam giác C. Sóng sin

CH1.8. Đối với mạch tích phân, phát biểu nào sau đây là đúng?

A. trong suốt q trình nạp điện.

B. Vo của mạch tích phân được lấy ra từ hai đầu của R.

C. Vo của mạch tích phân điều khiển Vi của nó.

CH1.9. Đối với mạch vi phân, phát biểu nào sau đây là đúng?

A. Mạch vi phân chỉ có thể được cấu tạo từ R và C.
B. Mạch vi phân cịn được gọi là mạch thơng cao.

C. Vo của mạch vi phân được lấy từ hai cực của tụ C.

CH1.10. Đối với mạch được hiển thị như trong cấu hình bên phải, giá trị Vo sẽ đạt

được khi công tắc chuyển mạch hở sau khoảng thời gian 5RC là?

A. Vo = E

B. Vo = 1/2E

C. Vo = 0V

1.6.2. Bài tập

BT1.1. Tất cả các mạch hiển thị ở Hình 1.55a, Hình 1.55b, Hình 1.55c và Hình

1.55d là những ứng dụng của bộ xén tín hiệu. Đối với Hình 1.55a, Hình 1.55b đưa

vào sóng hình sin 10Vpp/1KHz; đối với Hình 1.55c, Hình 1.55d đưa vào sóng vng

10Vpp/1KHz. Đo dạng sóng đầu ra của các mạch này (sử dụng chức năng DC của

</div>
(68)<div class='page_container' data-page=68>

a) b)

c) d)

Hình 1.55. Một số mạch xén ứng dụng 
BT1.2. Xây dựng mạch tích phân và mạch vi phân.

Trình tự thực hiện:

(1) Lắp đặt mạch như hiển thị trong Hình 1.56, trong đó R1 = 500K (có thể

được điều chỉnh từ VR 1M) và R2 = 5K (có thể được điều chỉnh từ VR 10K).

Hình 1.56. Xây dựng mạch tích phân, vi phân

(2) Đưa sóng vng Vi 1KHz/10Vpp tới đầu vào của mạch.

(3) Kiểm tra dạng sóng của V1 bằng cách sử dụng máy hiện sóng.

(4) Kiểm tra dạng sóng của V2 bằng cách sử dụng máy hiện sóng.

(5) Từ kết quả thí nghiệm trên hãy mơ tả:

+ Cầu R1 và C1 tạo nên mạch gì?

+ Cầu R2 và C2 tạo nên mạch gì?

</div>
(69)<div class='page_container' data-page=69>

(6) Đưa sóng sin Vi 1KHz/10Vpp tới đầu vào của mạch. Sau đó lặp lại các

bước (3), (4). Kiểm tra dạng sóng và đo giá trị biên độ của Vi, V1 và V2.

(7) Thay đổi giá trị C1, C2 đến 47F, sau đó lặp lại từ bước (2) đến bước (6).

Kiểm tra xem hoạt động của mạch tích phân hoặc mạch vi phân có bị ảnh hưởng
hay khơng?

TÀI LIỆU THAM KHẢO BÀI 1

[1] K&H MFG Co LTD (2015). Linear Circuit Lab KL-200 Teacher Handbook. 
[2] K&H MFG Co LTD (2015). Linear Circuit Lab KL-200 Module Experiment

</div>
(70)<div class='page_container' data-page=70>

Bài 2

KHÓA ĐIỆN TỬ - MẠCH SO SÁNH 
2.1. Mục tiêu

- Thực hiện trình tự lắp ráp trong phịng thí nghiệm các mạch khóa điện tử

dùng transistor, mạch so sánh và mạch khởi động Schmitt.

- Nhận biết tác dụng của transistor khi sử dụng như một chuyển mạch. 
- Phân biệt các loại mạch so sánh: zero, dịch hiệu thế và so sánh cửa sổ. 
2.2. Tóm tắt lý thuyết

2.2.1. Một số thuật ngữ

a) Độ bão hòa

Khi dòng đầu vào (IB) của transistor tăng lên nhưng dòng điện trong mạch ra

khơng tăng lên (nói cách khác, IC  IB), tiếp giáp CE của transistor bị ngắn mạch

tại thời điểm này. Độ lớn của IC sẽ được xác định bởi VCC và trở kháng của mạch

đầu ra.

b) Cắt dòng

Dòng đầu vào của transistor bằng khơng, và dịng điện đầu ra của nó cũng
bằng khơng. Nói cách khác, khơng có dịng điện chảy giữa hai cực của tiếp giáp CE,
và nó tương tự như hở mạch.

c) Hiệu suất xung (Duty)

Hình 2.1. Chu kỳ xung vng

Nếu một xung vng có chu kỳ được mơ tả như ở Hình 2.1 với T1 là thời gian

tồn tại của phần xung dương và T2 là thời gian tồn tại của phần xung âm. Khi đó,

</div>
(71)<div class='page_container' data-page=71>

(2-1)

2.2.2. Khóa điện tử dùng transistor

Khi transitor được sử dụng như một cơng tắc (chuyển mạch), nó thường hoạt
động ở hai chế độ sau:

1. Chế độ bão hòa: VCE (sat) = 0,2V; IC = VCC/RC (tiếp giáp CE của

transistor là ngắn mạch);

2. Chế độ cắt dòng: VCE (Cutoff) = VCC.IC = 0 (tiếp giáp CE của transistor là

hở mạch).

Đường cong đặc tính đầu ra của nó được chỉ ra trong Hình 2.2.

Hình 2.2. Đƣờng cong đặc tính của khóa điện tử dùng transistor

2.2.3. Mạch so sánh zero

Một bộ khuếch đại thuật tốn (OA) lý tưởng có hệ số khuếch đại Av = , trong

khi một bộ OA không lý tưởng có Av khoảng vài trăm ngàn. Chúng ta xem xét

mạch khuếch đại với Av = 10000. Nếu Vi = 10mV, Vo sẽ bằng 10mV x 10000 =

100V, sẽ khơng xảy ra vì điện áp ra lớn nhất của OA xấp xỉ VCC (nguồn cung cấp

cho OA thông thường khoảng 24V). Trong trường hợp này mạch khuếch đại sẽ

cung cấp điện áp ra lớn nhất bằng VCC và phần lớn hơn sẽ bị cắt, điều này gây ra sự

biến dạng tín hiệu.

</div>
(72)<div class='page_container' data-page=72>

Hình 2.3. Mạch so sánh dùng OA nguồn cấp đối xứng

Nếu:

(2-2)
(2-3)
(2-4)

Trong 3 mục trên, rất khó để thỏa mãn công thức (2-3). Với Av rất lớn của OA,

nếu độ lớn của V(+) không bằng V(-), Vo sẽ không bằng 0V. Hơn nữa, mạch bên

trong của OA có thể khơng cân bằng, giống như sự khơng cân bằng của bộ khuếch
đại dùng transistor sẽ dẫn tới giá trị khác 0 của điện áp điểm giữa.

Mạch so sánh với một nguồn cung cấp được chỉ ra trong Hình 2.4.

Hình 2.4. Mạch so sánh dùng OA nguồn cấp đơn

Nếu:

(2-5)
(2-6)
(2-7)
Mạch so sánh zero được chỉ ra ở Hình 2.5.

</div>
(73)<div class='page_container' data-page=73>

Mạch so sánh zero được sử dụng trong việc kết nối V(+) hoặc V(-) với đất làm

điện thế bằng khơng, sau đó so sánh Vi với điện thế bằng không.

Nếu:

(2-8)
(2-9)
(2-10)

Điện trở 10K thể hiện ở được tích hợp để ngăn điện áp cao (+12V) trực

tiếp cung cấp vào đầu vào của OA để bảo vệ OA. Mạch so sánh với hiệu dịch thế
thể hiện ở Hình 2.6.

Hình 2.6. Mạch so sánh với hiệu dịch thế

Điện áp đưa vào V(+) là một giá trị không đổi lấy từ bộ chia điện áp của R1 và

R2. Phương trình sau sẽ thể hiện đối với điện áp Vr (điện áp tham chiếu).

Nếu:

(2-11)
(2-12)
(2-13)

2.2.4. Mạch khởi động Schmitt

</div>
(74)<div class='page_container' data-page=74>

Hình 2.7. Các dạng sóng của Vo tƣơng ứng với Vi trong mạch Schmitt

Hình 2.8 thể hiện một mạch Schmitt đảo còn được gọi là mạch so sánh hồi
phục. Nếu Vi > Va (VU), Vo = -VEE; nếu Vi < Va (VL), Vo = +VCC. Với thuộc tính trên,

điện áp vào với sự biến đổi chậm có thể được biến đổi thành đầu ra với dạng sóng

thay đổi đột ngột. Sự thay đổi đột ngột sẽ sinh ra 2 giá trị ngưỡng VU và VL.

Hình 2.8. Mạch Schmitt đảo

(2-14)
Nếu sóng sin được đưa tới cửa (+) của mạch trong Hình 2.8a, một sóng vng
đầu ra sẽ được dịch chuyển như trong Hình 2.9.

</div>
(75)<div class='page_container' data-page=75>

2.2.5. Mạch so sánh cửa sổ

Hình 2.10. Mạch so sánh cửa sổ

Như trong Hình 2.10, mạch so sánh cửa sổ bao gồm hai mạch so sánh zero với
các nguyên tắc sau:

+ Nếu Vi > VU, đầu ra A1 có điện áp -12V, đầu ra A2 có điện áp +12V;

+ Nếu VL < Vi < VU, đầu ra A1 có điện áp +12V, đầu ra A2 có điện áp +12V;

+ Nếu Vi < VL, đầu ra A1 có điện áp +12V, đầu ra A2 có điện áp -12V.

Nếu R4 được nối đất, khi đó:

Nếu R4 được nối nguồn âm, khi đó:

2.3. Thiết bị, vật tƣ thí nghiệm

1) Bộ thí nghiệm KL-200.

2) Module thí nghiệm KL-23003, KL-23016. 
3) Máy hiện sóng.

4) Đồng hồ vạn năng.

5) Các jack và dây nối đi kèm bộ thí nghiệm.

</div>
(76)<div class='page_container' data-page=76>

2.4. Nội dung thí nghiệm

2.4.1. Khóa điện tử dùng transistor

a) Trình tự thí nghiệm

a) Sơ đồ nguyên lý b) Sơ đồ gắn ghim mạch

Hình 2.11. Khóa điện tử dùng transistor

- Bước 1: Quan sát Hình 2.11a và gắn ghim mạch theo sơ đồ ở Hình 2.11b

(module KL-23003, khối c).

- Bước 2: Kết nối ampe kế để đo dòng IB và IC.

- Bước 3: Đưa điện áp 5V tới đầu vào của mạch, sau đó quan sát giá trị của IB,

IC và VCE. Ghi giá trị quan sát được vào trong Bảng 2.1.

- Bước 4: Ngắt kết nối điện áp 5V khỏi đầu vào của mạch, sau đó quan sát giá

trị của IB, IC và VCE. Ghi giá trị quan sát được vào trong Bảng 2.1.

b) Kết quả thí nghiệm

Bảng 2.1. Kết quả thí nghiệm khóa điện tử dùng transistor

Chế độ VBE IB IC VCE

Q bão hòa 5V

Q cắt dòng 0V

2.4.2. Mạch so sánh

</div>
(77)<div class='page_container' data-page=77>

a) Sơ đồ nguyên lý b) Sơ đồ gắn ghim mạch

Hình 2.12. Mạch thí nghiệm so sánh mức 0 dùng OpAmp

- Bước 1: Quan sát Hình 2.12a và gắn các ghim mạch như Hình 2.12b, khối c. 
- Bước 2: Điều chỉnh VR3 (VR 100k) để:

+ Vi = +1,5V, sau đó đo giá trị Vo (TP7);

+ Vi = 0V, sau đó đo giá trị Vo;

+ Vi = -1,5V, sau đó đo giá trị Vo.

Điền kết quả đo vào trong Bảng 2.2.

b) Kết quả thí nghiệm

Bảng 2.2. Giá trị đầu ra mạch so sánh mức 0 dùng OA

Vi Vo

+1,5V
0V

-1,5V

2.4.2.2. Mạch so sánh mức ngưỡng VB

</div>
(78)<div class='page_container' data-page=78>

a) Sơ đồ nguyên lý b) Sơ đồ gắn ghim mạch

Hình 2.13. Mạch thí nghiệm so sánh mức ngƣỡng VB dùng OA

- Bước 1: Quan sát Hình 2.13a và gắn các ghim mạch như Hình 2.13b, khối c. 
- Bước 2: Sử dụng đồng hồ vạn năng (DCV) đo điện thế tại TP4.

- Bước 3: Điều chỉnh VR2 (VR 10k) sao cho điện thế tại điểm A:

+ Cao hơn VB;

+ Bằng VB;

+ Thấp hơn VB.

Sau đó, đo điện áp đầu ra Vo (TP7) tương ứng với từng trường hợp. Ghi kết

quả vào trong Bảng 2.3.

b) Kết quả thí nghiệm

Bảng 2.3. Giá trị đầu ra mạch so sánh ngƣỡng VB dùng OA

VA > VB VA =_________(V) VB =_________(V) Vo =_________(V)

VA = VB VA =_________(V) VB =_________(V) Vo =_________(V)

</div>
(79)<div class='page_container' data-page=79>

2.4.2.3. Mạch so sánh hai ngưỡng (so sánh cửa sổ) 
a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 2.14a và gắn các ghim mạch như Hình 2.14b, khối d. 
- Bước 2: Điều chỉnh VR2 (VR 10k) để Va (tại TP1) sẽ tương ứng là:

(1)

(2)

(3)

Đo giá trị Vb, Vc, sau đó xem độ sáng của LED và điền các giá trị đo được vào

trong Bảng 2.4. Giá trị điện áp các đầu ra mạch so sánh 2 mức và trạng thái LED.

a) Sơ đồ nguyên lý b) Sơ đồ gắn ghim mạch

Hình 2.14. Mạch thí nghiệm so sánh 2 ngƣỡng dùng OpAmp

b) Kết quả thí nghiệm

Bảng 2.4. Giá trị điện áp các đầu ra mạch so sánh 2 mức và trạng thái LED 
Trạng thái đầu vào Vb Vc LED

Va > VU

VL < Va < VU

</div>
(80)<div class='page_container' data-page=80>

2.4.2.4. Mạch khởi động Smith 
a) Trình tự thí nghiệm

a) Sơ đồ ngun lý b) Sơ đồ gắn ghim mạch

Hình 2.15. Mạch thí nghiệm so sánh 2 ngƣỡng dùng OpAmp

- Bước 1: Quan sát Hình 2.15. Mạch thí nghiệm so sánh 2 ngưỡng dùng

OpAmpa và gắn các ghim mạch như Hình 2.15. Mạch thí nghiệm so sánh 2 ngưỡng

dùng OpAmpb, khối c. Sau đó kết nối VR3 (VR 100k) với đầu vào IN.

- Bước 2: Điều chỉnh VR 100k để điện áp tại Vin (TP2) thay đổi từ -12V

thành +12V, sau đó quan sát giá trị điện áp tại Vo (OUT) và vẽ lại dạng điện áp này

vào trong Hình 2.16.

- Bước 3: Thay đổi điện áp tại Vin từ +12V thành -12V, sau đó quan sát giá trị

điện áp tại Vo (OUT) và vẽ lại trong Hình 2.16.

- Bước 4: Quan sát mối quan hệ giữa Vin và Vo trong bước 2 và 3. Xác định

điểm VU, VL (VU: điểm ngưỡng trên, VL: điểm ngưỡng dưới).

- Bước 5: Thay đổi các ghim mạch. Đưa sóng sin 1KHz/6Vpp tới đầu vào

(TP1), sau đó quan sát giá trị điện áp tại Vo (OUT) và vẽ lại dạng điện áp này trong

</div>
(81)<div class='page_container' data-page=81>

b) Kết quả thí nghiệm

Hình 2.16. Dạng sóng đầu ra trigger Smith 
2.5. Thảo luận kết quả thí nghiệm

2.5.1. Khóa điện tử dùng transistor

Khi transistor được sử dụng như cơng tắc, nó sẽ hoạt động trong vùng cắt và
vùng bão hoà. Transistor sẽ được tắt trong vùng cắt, và sẽ được bật trong vùng bão

hòa. VCE (sat) cho transistor điển hình dưới độ bão hịa khoảng 0,2V. Tuy nhiên, trong

mạch thực tế, tải có thể được vận hành trước khi transistor nằm trong vùng bão hòa
hoặc cắt. Khi hoạt động của tải thường được điều khiển bởi điện áp hoặc dòng điện,

tải sẽ được điều khiển nếu giá trị của IC = IB đủ lớn. Lưu ý đến đặc điểm này cho

việc lựa chọn giá trị IB của transistor, nếu không mạch có thể hoạt động sai.

2.5.2. Mạch so sánh

Các mạch so sánh trình bày ở bài này hoạt động trong trạng thái đầu ra bão
hòa. Đối với mạch so sánh dùng OA, hồi tiếp dương phải được kết nối.

Mạch so sánh được phân loại thành mạch zero, so sánh với hiệu thế dịch và
mạch so sánh cửa sổ. Trạng thái đầu ra khác nhau sẽ được nhận diện trong điện áp
ra của mạch zero lý thuyết dựa vào nguồn cung cấp đôi hay nguồn đơn. Những
trạng thái đầu ra được liệt kê dưới đây dựa trên các mạch thực tế:

a) Mạch so sánh zero

* Nguồn đôi, đầu vào cực đảo

Hình 2.17. Mạch so sánh zero nguồn đôi, đầu vào đảo

</div>
(82)<div class='page_container' data-page=82>

Bảng 2.5. Trạng thái đầu ra mạch zero nguồn đôi, đầu vào đảo

Nguồn cấp Vi Vo

Nguồn đôi

> 0V -VEE

= 0V 0V

< 0V +VCC

Nguồn đơn

> 0V +VCC

= 0V

< 0V 0V

* Nguồn đôi, đầu vào cực khơng đảo

Hình 2.18. Mạch so sánh zero nguồn đơi, đầu vào khơng đảo

(Nguồn -VEE có thể được nối đất trong trường hợp nguồn cung cấp đơn)

Bảng 2.6. Trạng thái đầu ra mạch zero nguồn đôi, đầu vào không đảo

Nguồn cấp Vi Vo

Nguồn đôi

> 0V +VCC

= 0V 0V

< 0V -VEE

Nguồn đơn

> 0V +VCC

= 0V

</div>
(83)<div class='page_container' data-page=83>

Mặc dù điện áp ra theo lý thuyết là +VCC hoặc -VCC, giá trị đo được thực tế sẽ

luôn nhỏ hơn một chút so với +VCC hoặc -VCC do hiệu ứng tải. Mặt khác, trạng thái Vo

= 0V hầu như không được nhận thấy trong khi giá trị đo được thực tế sẽ bằng +VCC

hoặc -VCC đối với nguồn cung cấp đơi. Đầu ra có giá trị 1/2VCC cũng hầu như không

được nhận thấy trong trường hợp nguồn đơn, trong khi giá trị đo được thực tế sẽ xấp

xỉ +VCC hoặc xấp xỉ 0V.

b) Mạch so sánh với hiệu thế dịch

Nguyên lý của mạch so sánh với thế hiệu dịch cũng giống như của mạch so
sánh zero, nhưng đối với mạch so sánh zero điện áp vào được so sánh với điện thế
0V, trong khi điện áp vào được so sánh với một điện áp tham chiếu trong mạch so 
sánh với thế hiệu dịch.

c) Mạch so sánh cửa sổ

Mạch so sánh cửa sổ trong Hình 2.14a, bao gồm hai mạch so sánh. Trạng thái
đầu ra được chỉ ra trong Hình 2.19a, b.

Mạch so sánh cửa sổ được sử dụng rộng rãi trong mạch kiếm sốt nhiệt độ để

biểu hiện q trình tải giữa VU và VL. Trong thực tế, mức điện áp của H và L sẽ

được chú ý để tránh điện áp ra khác không khi Vi < VL hoặc Vi > VU. Một nguồn

điện âm thường được kết nối với mạng điện áp ngoài của mạch so sánh để đảm bảo

điện áp âm ở đầu ra khi Vi < VL hoặc Vi > VU và để đảm bảo điện áp dương tại đầu

ra khi VL < Vi < VU.

Hình 2.19. Trạng thái đầu ra mạch so sánh cửa sổ

2.5.3. Mạch khởi động Schmitt

Do trong mạch khởi động Schmitt có hồi tiếp dương nên điện áp ra sẽ ổn định
hơn sau trạng thái thay đổi. Nhược điểm của mạch so sánh thông thường nằm ở sự
không ổn định tương đối của mạch khi điện áp vào gần bằng điện áp so sánh (điện
áp tham chiếu). Bởi sự hồi tiếp dương, điểm thay đổi trạng thái điện áp ra của mạch

khởi động Schmitt được chia thành hai điểm VU và VL, sinh ra một vùng trễ Vh = VU

</div>
(84)<div class='page_container' data-page=84>

Mạch khởi động Schmitt được sử dụng rộng rãi trong kiểm soát thời gian,
kiểm soát nhiệt độ, đo lường, phát hiện và chỉnh sửa tín hiệu không đều trong các
mạch số.

2.6. Câu hỏi và bài tập vận dụng

2.6.1. Câu hỏi

CH2.1. Khi transistor hoạt động như một khóa điện tử, nó sẽ làm việc ở:

A. Vùng cắt và vùng bão hòa B. Vùng khuếch đại

C. Vùng khuếch đại và vùng bão hòa

CH2.2. Trong một mạch so sánh zero, với nguồn cung cấp đôi và đầu vào đảo. Nếu

Vi > 0, Vo sẽ bằng:

A. +VCC B. 0V C. -VCC

CH2.3. Đầu ra của mạch so sánh cửa sổ là tổng hợp của tín hiệu ra của hai mạch so

sánh zero. Nếu cả hai đầu ra này đều ở mức cao, Vi sẽ bằng:

A. Vi > VU B. Vi < VL C. VL < Vi < VU

CH2.4. Thuộc tính nào dưới đây là của mạch khởi động Schmitt?

A. Điện áp ra ổn định B. Có thể được dùng làm mạch khuếch đại

C. Trong mạch có khối hồi tiếp dương

2.6.2. Bài tập

Hình 2.20. Mạch kiểm sốt ánh sáng

Tham khảo Hình 2.20, hãy thiết kế một mạch kiểm sốt ánh sáng trong đó rơ
le sẽ TẮT nếu có ánh sáng và BẬT nếu khơng có ánh sáng (sử dụng nguồn đơn).

</div>
(85)<div class='page_container' data-page=85>

LM301 x 1

CS9013 (2N3569) x 1

R: 1K, 10K, 47K x 1 mỗi loại

VR10K x 1

CDS x 1

Diode x 2

TAI LIỆU THAM KHẢO BAI 2

[1] K&H MFG Co LTD (2015). Linear Circuit Lab KL-200 Teacher Handbook. 
[2] K&H MFG Co LTD (2015). Linear Circuit Lab KL-200 Module Experiment

</div>
(86)<div class='page_container' data-page=86>

Bài 3

MẠCH DAO ĐỘNG XUNG 
3.1. Mục tiêu

- Thực hiện trình tự lắp ráp trong phịng thí nghiệm các mạch đa hài tự dao

động, đa hài đợi, flip-flop và dao động cách quãng.

- Nhận biết dạng xung ở đầu ra của các mạch dao động. 
- Phân tích sự liên hệ giữa hồi tiếp dương và dao động.

- Phân tích nguyên lý hoạt động của một số mạch ứng dụng dao động xung. 
3.2. Tóm tắt lý thuyết

3.2.1. Mạch dao động đa hài dùng transistor

Các bộ dao động đa hài được phân chia thành:
+ Đa hài tự dao động (phi ổn);

+ Đa hài một trạng thái ổn định (đa hài đợi);
+ Đa hài hai trạng thái ổn định (lưỡng ổn).

Trong số các bộ dao động đa hài bên trên, đa hài đợi và đa hài hai trạng thái
ổn định có thể lật trạng thái chỉ khi nó được kích hoạt bởi tín hiệu điều khiển bên
ngồi, trong khi đa hài tự dao động có thể dao động mà khơng cần tín hiệu điều
khiển bên ngoài bằng cách kết nối nguồn cung cấp. Các bộ dao động đa hài hoạt
động khác so với các bộ dao động sin từ nguyên lý sau đây:

Transistor của các bộ dao động đa hài hoạt động trong vùng bão hịa và vùng
cắt, có tác dụng như một chuyển mạch, trong khi các transistor của các bộ tạo dao
động sin hoạt động trong vùng tuyến tính như bộ khuếch đại.

Chúng ta sẽ mơ tả ngắn gọn ba bộ dao động đa hài này như sau:

3.2.1.1. Đa hài tự dao động

a) b)

</div>
(87)<div class='page_container' data-page=87>

Trước khi chúng ta giải thích nguyên lý hoạt động của mạch đa hài tự dao
động, chúng ta tìm hiểu khái niệm mạch nạp RC. Khi SW được đặt ở vị trí “1” như

thể hiện trong Hình 3.1a, VC sẽ được nạp tới giá trị -E1. Sau đó, chúng ta sẽ đặt SW

ở vị trí “2” sau một khoảng thời gian, và VC sẽ tăng từ -E1 đến E2 (vì có sự khác biệt

giữa E2 và VC trong khoảng thời gian này, tụ C sẽ được nạp liên tục bởi IC cho đến

khi VC = E2).

Mạch đa hài tự dao động điển hình được hiển thị trong Hình 3.2. Mơ tả
nguyên tắc hoạt động của mạch như sau:

Hình 3.2. Mạch đa hài tự dao động điển hình

a) Khi cung cấp nguồn điện: Q1 và Q2 sẽ dẫn nhờ các phân cực áp dụng cho

các transistor thông qua RB1 và RB2 tương ứng. Bởi vì các đặc tính của Q1 và Q2

khơng phải là hồn tồn giống nhau, một trong những transistor, giả sử Q1 sẽ dẫn

đầu tiên.

b) Khi Q1 dẫn: Dịng điện có chiều được thể hiện trong Hình 3.3. Khi Q1 dẫn,

VC2 (B2 là cực âm) trực tiếp hoạt động như VBE của Q2 để Q2 sẽ bị tắt. Điện áp ở các

cực của C1 và C2 được biểu hiện ở các vị trí trên của các tụ điện này. Bởi vì giá trị của

RC2 nhỏ hơn trong mạch tích điện RC2 C1 Q1 cho C1, VC1 sẽ được nạp tới giá trị -VCC

trong khoảng thời gian tương đối ngắn, với dạng sóng thể hiện trong Hình 3.5. C2 sẽ

nạp từ -VCC tới + 0,6V sau khoảng T2 = 0,7RB2C2 (s) làm cho Q2 sẽ dẫn.

</div>
(88)<div class='page_container' data-page=88>

Hình 3.4. Chiều dịng điện khi Q2 dẫn

c) Khi Q2 dẫn: Dịng điện có chiều được thể hiện trong Hình 3.4. Khi Q2 dẫn,

tụ C1 nạp điện áp đảo ngược -VCC (với cực được thể hiện trong Hình 3.3) sẽ được áp

dụng cho BE của Q1 để Q1 sẽ bị tắt. Như ở Hình 3.4, C1 và C2 được nạp với cực

được biểu thị ở các vị trí thấp hơn của các tụ điện này, trong đó mạch tích điện cho

C1 là RB1C1, mạch nạp cho C2 là RC2C2Q2BE, và dạng sóng điện tích được thể hiện

trong Hình 3.5. C1 sẽ được nạp tới + 0,6V sau khoảng T = 0,7 RB1C1 để Q1 sẽ dẫn

lại. Hai transistor này sẽ lặp lại các hoạt động được mô tả trong mục (b) và (c) để

hình thành dao động. Sóng vng sẽ được tương ứng tạo ra từ Vo1 và Vo2 như thể

hiện trong Hình 3.5.

Khi mạch là đối xứng, chu kỳ và tần số của sóng vng được xác định bởi:
(3-1) 
(3-2)

</div>
(89)<div class='page_container' data-page=89>

3.2.1.2. Đa hài một trạng thái ổn định (đa hài đợi)

a) Sơ đồ khối b) Kích hoạt bằng xung dương c) Kích hoạt bằng xung âm

Hình 3.6. Sơ đồ khối và dạng sóng đầu vào/ra mạch đa hài đợi

Bộ dao động đa hài một trạng thái ổn định còn được gọi là đa hài đợi. Chúng
ta sẽ mô tả tóm tắt một số khái niệm cơ bản như sau:

Trạng thái đầu ra của đa hài đợi sẽ khơng bị thay đổi cho đến khi được kích
hoạt. Mối quan hệ giữa tín hiệu kích hoạt và trạng thái đầu ra được thể hiện trong
Hình 3.6b, c.

Có hai loại trạng thái đầu ra:

1) Tức thời ON, trễ OFF (mức cao đại diện cho ON);
2) Tức thời OFF, trễ ON (mức thấp thể hiện OFF).
Có hai loại trigger:

1) Kích hoạt bởi xung dương;
2) Kích hoạt bởi xung âm.

Nguyên lý hoạt động của các bộ đa hài đợi đơn giản được mô tả như sau:

</div>
(90)<div class='page_container' data-page=90>

Hình 3.7 cho thấy bộ đa hài đợi được kích hoạt bởi xung tích cực.

a) Trước khi tín hiệu kích hoạt được áp dụng, Q2 được duy trì như là dẫn. Nếu

Q1 dẫn trước, CB sẽ được nạp sau một khoảng thời gian ngắn bằng RB2CB (CE của

Q1 coi như ngắn mạch) với cực phân cực tại vị trí trên của CB, như Hình 3.8. Khi CB

được tới giá trị 0,6V, Q2 sẽ dẫn tiếp theo, do đó VBE1 sẽ bị giảm và Q1 sẽ bị tắt.

Hình 3.8. Mạch nạp cho CB khi Q1 dẫn

CB nạp qua Q1, VCC và RB1

b) Khi tín hiệu kích hoạt được áp dụng cho tín hiệu đầu vào, điều này sẽ được

biến đổi bởi mạch C1R2 để xung vuông trở thành xung nhọn, sau đó xung nhọn này

được biến đổi thành xung tam giác thông qua mạch xén dùng Diode D. Xung dương

sẽ được đưa tới cực B của Q1 để Q1 dẫn bão hòa. Khi Q1 dẫn (tiếp giáp CE coi như

ngắn mạch), điện áp của CB (có cực nằm tại vị trí thấp của CB như thể hiện trong

Hình 3.9), được nạp qua RC1 CB QBE2 khi Q2 dẫn, sẽ tắt Q2. Kể từ khi Q1 dẫn vào

thời điểm này, CB có chiều dịng điện mới, từ RB2 CB Q1CE với phân cực được

biểu thị ở vị trí trên của CB như thể hiện trong Hình 3.8.

Hình 3.9. Mạch nạp cho CB khi Q2 dẫn

Điện áp của CB được nạp từ về phía tới 0,6V, Q2 sẽ dẫn. Thời

</div>
(91)<div class='page_container' data-page=91>

c) Sự khác biệt duy nhất giữa mạch thể hiện trong Hình 3.10b và mạch thể

hiện trong Hình 3.7 là sóng vng ban đầu được áp dụng cho Vin được thay đổi

thành xung được tạo ra bởi nút bấm bằng tay.

a) b)

Hình 3.10. Tạo xung vng bằng nút nhấn

d) Các dạng sóng được tạo ra ở đầu ra của bộ dao động đa hài đợi kích hoạt

bởi xung dương được hiển thị trong Hình 3.11.

</div>
(92)<div class='page_container' data-page=92>

3.2.1.3. Bộ dao động hai trạng thái ổn định (mạch lưỡng ổn)

Hình 3.12. Sơ đồ khối và dạng sóng vào/ra mạch lƣỡng ổn

Bộ dao động hai trạng thái ổn định hoạt động theo cách sau: Khi tín hiệu kích
hoạt được áp dụng cho đầu vào, trạng thái hoạt động sẽ được thay đổi và trạng thái
thay đổi này (trạng thái thứ hai) sẽ được duy trì. Nếu tín hiệu kích hoạt kế tiếp được
áp dụng, trạng thái thứ hai sẽ được thay đổi (được khôi phục lại trạng thái ban đầu),
như Hình 3.12.

Từ Hình 3.12, chúng ta khảo sát hai chức năng của bộ dao động hai trạng thái
ổn định:

a) RS flip-flop

R: Thiết lập lại - Đầu ra thường được đặt ở mức thấp (= 0V).

S: Set - Đầu ra Q thường được thiết lập ở mức cao (= VCC).

Hình 3.13. RS flip - flop

Như Hình 3.13, nếu S1 (Set) được nhấn, VBE1 = 0V nên Q1 tắt và đầu ra Q ở

mức cao. Do đó, Q2 dẫn vì sự phân cực đầy đủ áp dụng cho VBE2, và đầu ra ở mức

thấp. Nếu S2 (Reset) được nhấn, VBE2 = 0 nên Q2 tắt và đầu ra ở mức cao. Do đó,

</div>
(93)<div class='page_container' data-page=93>

b) T flip - flop

T flip-flop là mạch lưỡng ổn chỉ kết hợp một đầu vào T (kích hoạt). Khi tín
hiệu kích hoạt được áp dụng, mức của đầu ra Q và đầu ra có thể đồng thời thay

đổi. Bởi vì một sóng vng có thể được tạo ra trong mạch này sau khi hai tín hiệu
kích hoạt liên tiếp đã được đưa tới đầu vào (như thể hiện trong Hình 3.12), T
flip-flop này có thể hoạt động như chia cho hai. Chúng ta sẽ mô tả các flip-flip-flop cơ bản
thể hiện trong Hình 3.14 như sau.

Hình 3.14. T flip - flop

(1) Trước khi tín hiệu kích hoạt được áp dụng, giả sử rằng Q1 dẫn và Q2 tắt.

CB1 sẽ được nạp tới giá trị VCC qua hai đầu của nó, với mạch tích điện được biểu

diễn trong Hình 3.14. Bởi vì VCE1 rất nhỏ do sự dẫn bão hòa của Q1, CB2 khơng

được nạp.

(2) Tín hiệu đầu vào đầu tiên sẽ được đưa tới mạch vi phân gồm CtRt để biến

đổi thành , nó sẽ được cắt bớt (xung âm) bởi mạch xén gồm D1 và D2.

Xung âm này sau đó sẽ được đưa tới cực base của các transistor.

(3) Khi xung âm này được đưa tới cực base của Q1 và Q2, Q1 và Q2 sẽ tắt cùng

một lúc. Khi Q1 thay đổi trạng thái từ ON sang OFF, VCE1 sẽ tăng lên đến giá trị VCC

và nạp cho CB2. Dịng điện nạp sẽ làm Q2 dẫn, và VCE2 có giá trị rất nhỏ khi Q2 dẫn.

Q1 do đó được duy trì trạng thái OFF, và CB1 sẽ khơng được nạp kể từ khi tụ điện

này đã được bão hòa. Khi Q1 tắt và Q2 dẫn, CB2 sẽ nạp tới giá trị VCC và sẽ không

</div>
(94)<div class='page_container' data-page=94>

(4) Khi xung âm thứ hai được đưa tới cực base của Q1 và Q2, Q1 và Q2 sẽ tắt

cùng một lúc. Khi Q2 thay đổi trạng thái từ ON sang OFF, VCE2 sẽ tăng lên đến giá

trị VCC và nạp cho CB1. Dòng điện nạp sẽ bật Q1, và VCE1 rất nhỏ khi Q1 dẫn. Q2 do

đó được duy trì trạng thái OFF, và CB2 sẽ không được nạp kể từ khi tụ điện này đã

được bão hòa. Khi Q1 dẫn và Q2 tắt, CB1 sẽ được nạp tới giá trị VCC, và CB2 sẽ xả

qua RB1.

(5) Khi tín hiệu đầu vào được áp dụng liên tục, mạch sẽ lặp lại bước (3) và (4)
và sẽ duy trì hoạt động của nó, với dạng sóng đầu ra thể hiện trong Hình 3.15.

Hình 3.15. Dạng sóng vào/ra T flip-flop

3.2.2. Dao động nghẹt

Dao động nghẹt được đặt tên cho bộ dao động này, trong đó các transistor có
khoảng thời gian dẫn rất ngắn và thời gian tắt rất dài.

Nguyên lý cơ bản của bộ dao động nghẹt sử dụng hiện tượng tự cảm,
, và sự nạp/phóng của tụ C. Mạch cơ bản được biểu diễn trong
Hình 3.16a, được phân tích như sau:

+ Khi nguồn cung cấp điện được kết nối, transistor sẽ được phân cực bởi IB =

(VCC – 0,6V)/R. Vì vậy, IC = IB, và IC  0  IC (sat). Điện áp cảm ứng của Lp

cũng tạo ra một từ trường sao cho một điện áp cảm ứng sẽ được tạo ra trong Ls với

</div>
(95)<div class='page_container' data-page=95>

(e)

Hình 3.16. Bộ dao động nghẹt

+ Điện áp gây ra của Ls, kết hợp với VCC, sẽ nạp cho tụ C qua đường dẫn thể

hiện trong Hình 3.16b. Dịng nạp này sẽ tăng IB của transistor cho đến khi

transistor dẫn bão hòa. Sau khi transistorđã được bão hòa, IC sẽ không tăng lên

nữa, mà sẽ làm cho IC 0 và . Điện áp gây ra của Ls do đó sẽ biến

mất, làm cho VB = -VC + VCC < 0 (VC = VLs + VCC). Do đó transistor sẽ bị tắt do

</div>
(96)<div class='page_container' data-page=96>

+ Sau khi transistor đã được tắt, tụ điện C sẽ phóng điện theo đường dẫn trong
Hình 3.16c, làm giảm dần sự phân cực ngược của transistor. Sau khi thiên áp ngược
bị triệt tiêu, transistor sẽ dẫn một lần nữa.

+ Khi transistor trở về trạng thái của bước (b), VLs + VCC sẽ nạp cho tụ C để

tạo ra IB, nó sẽ nhanh chóng làm bão hịa transistor và làm cho IC  0 do đó

transistor nhanh chóng bị tắt. Thời gian dẫn của transistor rất ngắn.

+ Thời gian cắt của transistor phụ thuộc vào hằng số thời gian phóng RC. Sau
khi tụ C hồn thành việc phóng hết điện, transistor sẽ tiếp tục dẫn.

+ Trong quá trình ON/OFF của transistor, điện áp cảm ứng của Ls khơng phải

là dạng sóng của sóng vng tiêu chuẩn, trong khi các thành phần tần số cao của
dao động có thể gây ra biến dạng sóng.

+ Nếu cần phải loại bỏ sự biến dạng sóng do dao động ở tần số cao gây nên,
một Diode có thể được kết nối song song với hai đầu của L để cải thiện hiện tượng
này, như trong Hình 3.16d.

+ Các dạng sóng của các điểm liên quan của mạch này được thể hiện trong
Hình 3.16e.

3.2.3. Schmitt trigger

Hình 3.17. Dạng sóng vào/ra và ký hiệu của Schmitt trigger

Schmitt trigger cịn được gọi là mạch tạo hình dạng sóng, với mối quan hệ đầu
vào và đầu ra thể hiện trong Hình 3.17a và biểu tượng thể hiện trong Hình 3.17b.

a) Các mạch cơ bản của Schmitt trigger (

Hình 3.18

a)

(1) Khi Vi = 0, Q1 tắt và Q2 dẫn. Tại thời điểm này điện áp trên RE là:

</div>
(97)<div class='page_container' data-page=97>

(2) Khi Vi - VE2 > 0,6V, cả Q1 và Q2 cùng dẫn. Tại thời điểm này VC1 giảm, và

VB2 sẽ giảm tương ứng ( ) dẫn tới VB2 < VE và Q2 sẽ bị tắt do phân cực

ngược. Vì vậy, Vo = VCC.

(3) Vì Q1 dẫn, sẽ thay đổi tới giá trị (RC1 lớn hơn RC2 trong thiết

kế điển hình), và < VE2.

(4) Khi Vi liên tục gia tăng, Vi - sẽ vẫn lớn hơn 0,6V, điều đó sẽ khiến Q1

vẫn tiếp tục dẫn. Q1 sẽ tắt nếu Vi - nhỏ hơn 0,6V.

(5) Chúng ta có thể đánh giá các mục sau từ các mô tả ở trên:

+ Nếu phải bật Q1, tắt Q2, và tạo Vo = VCC, Vi phải lớn hơn VE2 + 0,6V. Vi này

được gọi là ngưỡng trên là Vu;

+ Nếu cần phải tắt Q1, bật Q2, và tạo Vo = 0V, Vi phải nhỏ hơn + 0.6V. Vi

này được gọi là ngưỡng thấp hơn biểu thị là VL.

Vh = Vu - VL được gọi là điện áp trễ.

b) Schmitt trigger áp dụng với sự phân cực

a) Sơ đồ nguyên lý

b) Quan hệ giữa dạng sóng vào và ra

</div>
(98)<div class='page_container' data-page=98>

Như ở Error! Reference source not found., khi tín hiệu xoay chiều hình sin 
được đưa tới đầu vào, Schmitt trigger sẽ cung cấp sóng vng khơng đối xứng. Nếu
cần phải có sóng vng cân đối, cần phải có sự phân cực một chiều (DC) thích hợp
ở đầu vào như Error! Reference source not found.a. Các dạng sóng tương ứng 
được thể hiện trong Error! Reference source not found.b.

a) b)

Hình 3.19. Schmitt trigger có phân cực DC

3.2.4. Dao động răng cưa

Nguyên lý cơ bản tạo dao động hình răng cưa được thể hiện trong Hình 3.20.

Hình 3.20. Nguyên lý tạo dao động răng cƣa

Khi SW mở, tụ C sẽ được nạp; khi SW đóng, tụ C sẽ phóng điện. Các dạng
sóng thể hiện trong Hình 3.20b do đó sẽ được tạo ra. Để định dạng dạng sóng với
độ tuyến tính tốt nhất, tụ điện sẽ được nạp bằng dòng điện liên tục. Mạch cơ bản
được biểu diễn trong Hình 3.21a. Máy phát răng cưa với độ tuyến tính tốt hơn được

thể hiện trong Hình 3.21

b.

</div>
(99)<div class='page_container' data-page=99>

Hình 3.20a được thay thế bằng transistor của mạch thể hiện trong Hình 3.21a,
trong đó trạng thái ON và OFF của transistor được điều khiển bởi sóng vng. Như
Hình 3.21b, mạch dịng khơng đổi cho máy phát răng cưa với độ tuyến tính tốt hơn

bao gồm Q1, R1, R2 và Zd, và sóng vng có thể được cung cấp bởi máy phát sóng

vuông (chẳng hạn như bộ dao động đa hài tự dao động).

3.3. Thiết bị, vật tƣ thí nghiệm

1) Bộ thí nghiệm KL-200.

2) Module thí nghiệm KL-23008, KL-23016. 
3) Máy hiện sóng.

4) Đồng hồ vạn năng.

5) Các jack và dây nối đi kèm bộ thí nghiệm.

3.4. Nội dung thí nghiệm

3.4.1. Mạch đa hài tự dao động

3.4.1.1. Bộ phát sóng vng 
a) Trình tự thí nghiệm

a) b)

Hình 3.22. Thí nghiệm mạch phát sóng vng dùng transistor

- Bước 1: Quan sát Hình 3.22a và gắn ghim mạch theo như Hình 3.22b.

- Bước 2: Sử dụng đồng hồ vạn năng thang đo một chiều (DCV) đo điện áp

</div>
(100)<div class='page_container' data-page=100>

- Bước 3: Sử dụng máy hiện sóng (chế độ hai kênh) đo điện áp VCE5, VBE5,

VCE6 và VBE6 tương ứng. Ghi kết quả đo được vào trong Bảng 3.1.

- Bước 4: Nếu khơng có sóng vng xuất hiện ở VCE5 và VCE6, hãy tháo C11 và

C13 (0,1F) khỏi mạch và lặp lại bước 2, sau đó quan sát giá trị của VCE5 và VCE6 sẽ

có giá trị trong khoảng xấp xỉ 0,2V đến 0,6V. Nếu khơng, hãy kiểm tra xem có lỗi
kết nối trong mạch điện hay không

b) Kết quả thí nghiệm: Được mơ tả trong Bảng 3.1.

Bảng 3.1. Kết quả thí nghiệm mạch phát sóng vng dùng BJT 
Điện

áp Dạng sóng f Vpp

Giá trị đồng 
hồ đo điện áp

hiển thị

VCE5

VBE5

VCE6

VBE6

So sánh mối quan hệ giữa dạng sóng và giá trị DCV của mỗi trường hợp:

... 
 ... 
 ... 
3.4.1.2. Máy phát sóng vng có điều chỉnh tần số

</div>
(101)<div class='page_container' data-page=101>

a) b)

Hình 3.23. Thí nghiệm mạch phát sóng vng có điều chỉnh tần số

- Bước 1: Quan sát Hình 3.23a và gắn ghim mạch theo như Hình 3.23b. 
- Bước 2: Sử dụng máy hiện sóng đo điện áp VCE5, VBE5, VCE6 và VBE6 tương ứng.

- Bước 3: Điều chỉnh ngẫu nhiên VR3 (VR100K), sau đó quan sát sự thay
đổi của tần số hoặc dạng sóng.

b) Kết quả thí nghiệm

Nếu VR3 = 0, f = ………..

Nếu VR3 = 100K, f = ………...

3.4.1.3. Chuông điện tử

a) b)

</div>
(102)<div class='page_container' data-page=102>

a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 3.24a và gắn ghim mạch theo như Hình 3.24b. Kết

nối với loa 0,5W/8.

- Bước 2: Điều chỉnh VR3 (VR 100K), sau đó kiểm tra âm phát ra từ loa sẽ

được thay đổi. Sử dụng máy hiện sóng đo điện áp tại OUT2 (VCE6) để kiểm tra sự

thay đổi của chu kỳ tín hiệu khi điều chỉnh VR3 và ghi lại kết quả.

b) Kết quả thí nghiệm: Được mơ tả trong Bảng 3.2.

Bảng 3.2. Kết quả thí nghiệm mạch phát chuông điện tử

VCE6 Tone (high, low)

VR min

VR max

3.4.2. Mạch đa hài đợi

a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 3.25a và gắn ghim mạch theo như Hình 3.25b.

- Bước 2: Sử dụng vôn kế đo điện áp Vbe2, Vbe3 và Vce3, sau đó ghi lại kết quả

đo được vào trong Bảng 3.3.

- Bước 3: Kết nối máy phát tín hiệu và máy hiện sóng tới đầu vào IN và kết

nối máy hiện sóng với đầu ra. Điều chỉnh tần số tín hiệu của máy phát sóng tới
500Hz và tăng từ từ biên độ của tín hiệu này, sau đó quan sát dạng sóng trên máy
hiện sóng. Tiếp theo, sử dụng máy hiện sóng đo tín hiệu tại điểm A, điểm B và TP4
(OUT) và ghi lại kết quả đo được vào trong Bảng 3.3.

- Bước 4: Điều chỉnh tăng tần số của tín hiệu của máy phát sóng, sau đó quan

</div>
(103)<div class='page_container' data-page=103>

a) b)

Hình 3.25. Thí nghiệm mạch đa hài đợi xung kích hoạt dƣơng

b) Kết quả thí nghiệm: Được mơ tả trong Bảng 3.3.

Bảng 3.3. Kết quả thí nghiệm mạch đa hài đợi xung kích hoạt dƣơng

Thơng số Dạng sóng

VIN

VA

VB

VOUT

3.4.3. Mạch đa hài hai trạng thái ổn định

</div>
(104)<div class='page_container' data-page=104>

a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 3.26a và gắn ghim mạch theo như Hình 3.26b.

- Bước 2: Nhấn S2, sau đó sử dụng vơn kế (DCV) đo điện áp VBE4, VCE4, VBE5

và VCE5 của Q4 và Q5, sau đó ghi lại kết quả đo được vào trong Bảng 3.4.

- Bước 3: Nhấn S3, sau đó sử dụng vơn kế (DCV) đo điện áp VBE4, VCE4, VBE5

và VCE5, sau đó ghi lại kết quả đo được vào trong Bảng 3.4.

a) b)

Hình 3.26. Thí nghiệm RS-FF

b) Kết quả thí nghiệm: Được mơ tả trong Bảng 3.4.

Bảng 3.4. Kết quả thí nghiệm RS flip-flop

Nhấn S2 Nhấn S3

VBE4 VBE4

VCE4 VCE4

VBE5 VBE5

VCE5 VCE5

3.4.3.2. T flip-flop

a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 3.27a và gắn ghim mạch theo như Hình 3.27b.

- Bước 2: Kết nối tín hiệu từ bộ phát sóng và máy hiện sóng với đầu vào

</div>
(105)<div class='page_container' data-page=105>

phát sóng tới 1KHz và tăng dần dần biên độ cho tới khi tín hiệu ở đầu ra OUT1 có

dạng sóng vng. Quan sát dạng sóng tại IN và OUT1, tính tần số của tín hiệu, sau
đó ghi lại kết quả đo được vào trong Bảng 3.5.

- Bước 3: Sử dụng máy hiện sóng đo dạng sóng ở đầu ra OUT2, tính tần số

của tín hiệu, sau đó ghi lại kết quả đo được vào trong Bảng 3.5.

- Bước 4: Điều chỉnh tần số của bộ phát sóng tới 3KHz, sử dụng máy hiện

sóng đo dạng sóng ở đầu ra OUT1, OUT2 một lần nữa. Quan sát, nhận xét mối liên
hệ về mặt tần số giữa IN, OUT1 và OUT2.

………...
………...

a) b)

Hình 3.27. Thí nghiệm T flip-flop

b) Kết quả thí nghiệm: Được mô tả trong bước 4.

Bảng 3.5. Kết quả thí nghiệm T flip-flop

IN f = 1KHz IN f = 3KHz

OUT1 f = _______________ (Hz) OUT1 f = _______________ (Hz)

OUT2 f = _______________ (Hz) OUT2 f = _______________ (Hz)

</div>
(106)<div class='page_container' data-page=106>

3.4.4. Mạch dao động nghẹt

3.4.4.1. Mạch dao động nghẹt cơ bản 
a) Trình tự thí nghiệm

a) b)

Hình 3.28. Thí nghiệm mạch dao động nghẹt cơ bản

- Bước 1: Quan sát Hình 3.28a và gắn ghim mạch theo như Hình 3.28b.

- Bước 2: Sử dụng máy hiện sóng đo dạng sóng của VCE, VBE và VLS (cuộn

cảm) tương ứng, sau đó ghi lại kết quả đo được vào trong Bảng 3.6.

- Bước 3: Sử dụng vôn kế (DCV) đo VBE và VCE tương ứng, sau đó ghi lại kết

quả đo được vào trong Bảng 3.6.

- Bước 4: Tháo C13 (0,1F) khỏi mạch điện và lặp lại bước 3, sau đó sử dụng

máy hiện sóng đo dạng sóng của VCE.

b) Kết quả thí nghiệm

Kết quả thí nghiệm được trình bày trong Bảng 3.6a, Bảng 3.6b, sau đó so sánh
sự khác nhau giữa bước 3 và bước 4.

Bảng 3.6. Kết quả thí nghiệm mạch dao động nghẹt cơ bản

a) b)

Không kết nối C13 Kết nối C13

VCE VCE

</div>
(107)<div class='page_container' data-page=107>

VLS VLS

3.4.4.2. Mạch tạo tiếng chim điện tử 
a) Trình tự thí nghiệm

a) b)

Hình 3.29. Thí nghiệm mạch tạo tiếng chim điện tử

- Bước 1: Quan sát Hình 3.29a và gắn ghim mạch theo như Hình 3.29b.

- Bước 2: Kết nối đầu ra của mạch với loa (0,5W/8) và kiểm tra tiếng phát
ra (tiếng chim).

- Bước 3: Sử dụng máy hiện sóng đo điện áp và dạng sóng ở đầu ra cuộn thứ

cấp máy biến áp. Vẽ dạng sóng quan sát được vào Hình 3.30.

- Bước 4: Lắp tụ C10 (100F) và tụ C11 (220F) song song, sau đó kiểm tra lại

âm thanh phát ra loa có thay đổi hay khơng?

b) Kết quả thí nghiệm

Hình 3.30. Kết quả thí nghiệm mạch tạo tiếng chim điện tử

</div>
(108)<div class='page_container' data-page=108>

3.4.5.1. Mạch Smith trigger cơ bản 
a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 3.31a và gắn ghim mạch theo như Hình 3.31b.

- Bước 2: Điều chỉnh VR2 (VR10K) về 0, sau đó sử dụng vôn kế (DCV) đo
các đại lượng được thể hiện ở Hình 3.31a. Ghi lại các giá trị đo được vào trong
Bảng 3.7.

Q1: VBE1, VCE1, VC1; Q2: VBE2, VCE2, VC2

a) b)

Hình 3.31. Thí nghiệm mạch Smith trigger cơ bản

- Bước 3: Sử dụng vôn kế đo điện áp đầu ra Vout (VC2) và từ từ điều chỉnh VR2

(VR10K) để tăng dần Vi cho tới khi Vout tăng đột ngột. Sau đó sử dụng vơn kế đo Vi

(đây là giá trị Vu).

- Bước 4: Đo lại các giá trị và ghi lại các giá trị đo được vào trong Bảng 3.7.

Q1: VBE1, VCE1, VC1; Q2: VBE2, VCE2, VC2

- Bước 5: Sử dụng vôn kế đo điện áp đầu ra Vout (VC2) và tiếp tục điều chỉnh

VR2 (VR10K) sao cho Vi tiếp tục tăng, sau đó quan sát Vout thay đổi tương ứng.

- Bước 6: Điều chỉnh VR2 để giảm Vi cho tới khi Vout giảm đột ngột, sau đó sử

dụng vôn kế (DCV) đo Vi (đây là giá trị VL). Đồng thời đo giá trị VBE1 của Q1.

b) Kết quả thí nghiệm

Bảng 3.7. Kết quả đo điện áp Vu, VL

Vi (Vu) VOUT VBE1 VCE1 VC1 VBE2 VCE2 VC2

</div>
(109)<div class='page_container' data-page=109>

Vi (Vu) VOUT Vi =Vu

Vi <VL

3.4.5.2. Mạch phát sóng vng tần số 60Hz

a) b)

Hình 3.32. Thí nghiệm mạch phát sóng vng tần số 60Hz

a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 3.32a và gắn ghim mạch theo như Hình 3.32b.

- Bước 2: Kết nối máy phát tín hiệu và máy hiện sóng tới đầu vào (IN), và đầu

đo DC của máy hiện sóng tới đầu ra của mạch. Điều chỉnh đầu ra của máy phát tín

hiệu tới 60Hz/5Vpp sóng sin, sau đó quan sát dạng sóng của đầu ra của mạch (OUT)

hiển thị trên máy hiện sóng là sóng vng đối xứng. Nếu khơng, điều chỉnh VR2
(VR10K) cho tới khi dạng sóng trở thành đối xứng, vẽ dạng sóng của đầu vào và
đầu ra của mạch vào trong Bảng 3.8.

- Bước 3: Tắt máy phát tín hiệu, sau đó sử dụng vôn kế (DCV) đo điện áp VB

của Q1 và ghi lại kết quả đo được vào trong Bảng 3.8.

- Bước 4: Bật máy phát tín hiệu, sau đó điều chỉnh VR2 để tăng VB của Q1 sao

cho sóng vuông trở nên mất đối xứng. Đo VIN và VOUT, sau đó ghi kết quả đo được

</div>
(110)<div class='page_container' data-page=110>

- Bước 5: Điều chỉnh VR2 (vặn theo chiều ngược lại chiều vặn ở bước 4) để

giảm VB của Q1, và kiểm tra sự thay đổi của dạng sóng vng. Đo VIN và VOUT, sau

đó ghi kết quả đo được vào trong Bảng 3.8.

b) Kết quả thí nghiệm

Bảng 3.8. Dạng sóng vào/ra mạch phát sóng vng tần số 60Hz

Sóng vng ( ) VB

Sóng vng không đối xứng ( ) VB

</div>
(111)<div class='page_container' data-page=111>

3.4.6. Thí nghiệm về mạch tạo xung răng cưa

3.4.6.1. Mạch tạo xung răng cưa cơ bản

a) b)

Hình 3.33. Thí nghiệm mạch tạo xung răng cƣa cơ bản

a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 3.33a và gắn ghim mạch theo như Hình 3.33b.

- Bước 2: Kết nối máy phát tín hiệu và máy hiện sóng tới đầu vào (IN), và kết

nối máy hiện sóng (kênh 2) tới đầu ra của mạch (OUT). Điều chỉnh đầu ra của máy

phát tín hiệu tới 1KHz/5Vpp sóng vng, sau đó quan sát dạng sóng của đầu vào

(IN) và ra (OUT) của mạch. Vẽ dạng sóng quan sát được vào trong Hình 3.34.

</div>
(112)<div class='page_container' data-page=112>

Hình 3.34. Dạng sóng IN/OUT mạch tạo xung răng cƣa cơ bản

3.4.6.2. Mạch tạo xung răng cưa tuyến tính 
a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 3.35a và gắn ghim mạch theo như Hình 3.35b.

a) b)

Hình 3.35. Thí nghiệm mạch tạo xung răng cƣa tuyến tính

- Bước 2: Kết nối máy phát tín hiệu và máy hiện sóng tới đầu vào (IN), và kết

nối máy hiện sóng (kênh 2) tới đầu ra của mạch (OUT). Điều chỉnh đầu ra của máy

phát tín hiệu tới 1KHz/5Vpp sóng vng, sau đó quan sát dạng sóng của đầu vào

(IN) và ra (OUT) của mạch (tín hiệu 1KHz/5Vpp được lấy từ mạch đa hài tự dao

động). Vẽ dạng sóng quan sát được vào trong Hình 3.36.

</div>
(113)<div class='page_container' data-page=113>

Hình 3.36. Dạng sóng IN/OUT mạch tạo xung răng cƣa tuyến tính 
3.5. Thảo luận kết quả thí nghiệm

Các bộ dao động xung được sử dụng rộng rãi nhất là dao động đa hài, dao
động nghẹt (không liên tục), Schmitt trigger... Ngoại trừ bộ dao động nghẹt, các bộ
dao động đa hài được xây dựng bằng transistor có thể được thay thế bằng vi mạch
tuyến tính hoặc vi mạch số.

1. Bộ dao động đa hài có thể được phân thành ba loại

Đa hài tự dao động, được sử dụng rộng rãi trong máy phát sóng vng; đa
hài đợi, còn được gọi là mạch đơn ổn, được sử dụng rộng rãi trong hàn thời gian
(tự động) của thợ hàn, hoặc có thể được sử dụng trong nhiếp ảnh; và trigger, có
thể hoạt động như T flip-flop chia hai.

2. Dao động không liên tục (dao động nghẹt) có thể được sử dụng tạo tiếng
chim hót điện tử được mơ tả trong thí nghiệm này, và cũng có thể được sử dụng
trong mạch quét dọc của truyền hình ở tầng tiền khuếch đại.

3. Mạch định hình dạng sóng Schmitt có nhiều ứng dụng như tắt tiếng ồn từ
nút nhấn, điều khiển thời gian và điều khiển nhiệt độ...

4. Dao động răng cưa: Có thể được sử dụng. Ví dụ: Trong tín hiệu cơ sở thời

gian của máy hiện sóng.

3.6. Câu hỏi và bài tập vận dụng

3.6.1. Câu hỏi

CH3.1. Bộ dao động nào được sử dụng để tạo ra sóng vng?

A. Colpits B. Đa hài đợi C. Đa hài tự dao động

CH3.2. Bộ dao động nào có chức năng như một mạch điều khiển thời gian?

</div>
(114)<div class='page_container' data-page=114>

CH3.3. Bộ dao động nào cịn được gọi là mạch định hình dạng sóng?

A. Schmitt trigger B. Đa hài tự dao động C. Dao động nghẹt

CH3.4. Bộ dao động nào được sử dụng để chặn tiếng ồn của SW?

A. Đa hài tự dao động B. Schmitt trigger C. Đa hài hai trạng thái ổn định

CH3.5. Bộ dao động nào được sử dụng như mạch chia hai?

A. Đa hài hai trạng thái ổn định B. Đa hài tự dao động C. Đa hài đợi

3.6.2. Bài tập

Bài tập 3.1.

Hình 3.37. Mạch điện bài tập 3.1 
Chú ý:

- Biến áp sử dụng trong mạch này là biến áp có điểm giữa chia áp, biến đổi
điện áp từ 110V xuống giá trị 12V/18V;

- Khi kiểm tra mạch sau khi lắp ráp, lưu ý khơng được chạm vào vỏ ngồi máy
biến áp vì giá trị điện áp cao từ 800V (dịng thấp) sẽ xuất hiện ở vỏ ngoài này;

- Nhiệt độ tỏa ra nhiều ở transistor 2SD313 nếu mạch này được sử dụng trong
khoảng thời gian dài.

Thủ tục thí nghiệm:

- Kết nối mạch bằng cách tham khảo Hình 3.37. Máy hiện sóng được kết nối
tới điện áp cao của máy biến áp (điều chỉnh nút V/DIV tới mức lớn nhất), gạt cơng
tắc sang vị trí thang “X10” của que đo. Điều chỉnh VR2K để quan sát dạng sóng
của điện áp cao của máy biến áp;

</div>
(115)<div class='page_container' data-page=115>

Bài tập 3.2.

Hình 3.38. Mạch điện bài tập 3.2 
Thủ tục thí nghiệm:

- Kết nối mạch bằng cách tham khảo

- , sau đó kết nối với nguồn cung cấp (+12V);

- Ngăn kết nối ánh sáng tới CDs, sau đó điều chỉnh VR100K để khởi
động relay;

- Trong khi relay chưa được kích hoạt, đo Vbe và Vce của từng transistor

tương ứng để tìm ra trạng thái hoạt động của từng transistor.

Bài tập 3.3. Mạch tự duy trì

Hình 3.39. Mạch điện bài tập 4.3 
Thủ tục thí nghiệm:

- Kết nối mạch bằng cách tham khảo Hình 3.39;

</div>
(116)<div class='page_container' data-page=116>

- Nhấn SW2 một lần, sau đó kiểm tra nếu trạng thái của relay được chuyển
sang OFF;

- Khi tụ điện 22 được kết nối, mạch điện có trạng thái nào?

TÀI LIỆU THAM KHẢO BÀI 3

[1] K&H MFG Co LTD (2015). Linear Circuit Lab KL-200 Teacher Handbook. 
[2] K&H MFG Co LTD (2015). Linear Circuit Lab KL-200 Module Experiment

</div>
(117)<div class='page_container' data-page=117>

Bài 4

ĐẶC TÍNH VÀ MẠCH ĐIỆN CỦA CÁC CỔNG LOGIC CƠ BẢN 
4.1. Logic và chuyển mạch

4.1.1. Mục tiêu

- Hiểu được cách thức chức năng kỹ thuật số và tín hiệu tương tự. 
- Tìm hiểu về các mối quan hệ giữa chuyển mạch và mức logic.

4.1.2. Tóm tắt lý thuyết

4.1.2.1. Hệ thống tương tự

Trong hệ thống tương tự, một số lượng toán học được thể hiện bởi một con số
nhất định hoặc giá trị tỷ lệ thuận với nó. Ví dụ, đồng hồ đo cây số trong một chiếc
xe liên tục sẽ cho biết tốc độ bằng cách quay tay cho một mức độ nhất định. Khi tốc
độ hoặc thay đổi “đầu vào”, vị trí của tay hoặc “đầu ra” sẽ thay đổi theo, phù hợp
với tốc độ hiện tại của xe. Cả hai đầu vào và đầu ra là liên tục thay đổi.

4.1.2.2. Hệ thống kỹ thuật số

Trong hệ thống kỹ thuật số, số lượng được thể hiện bởi số phân đoạn hoặc
biểu tượng hơn là các giá trị tỷ lệ liên tục. Ví dụ, một chiếc đồng hồ kỹ thuật số hiển
thị, giây, phút, giờ và ngày tháng trong các phân đoạn của một giây. Chúng không
thay đổi liên tục từ một đến giây thứ hai trong khi thực tế, sự phân chia không xác
định thời gian từ một đến hai. Trên chiếc đồng hồ kỹ thuật số, nó là “1” hoặc “2”
khơng có gì ở giữa. Có thể nói rằng đồng hồ kỹ thuật số có thể đếm đến phần một
trăm của một giây nhưng thực tế vẫn là sự phân chia không xác định thời hạn giữa
các phần 0,001 và 0,002 của một giây

Vì nó khơng thể sử dụng các chữ số không xác định thời hạn để thể hiện một
giá trị chính xác, nên một số gần đúng được sử dụng. Ví dụ, các yếu tố vi sai “π”
nằm ở một giá trị nào đó giữa 3,14159 và 3,1416. Chúng ta thường giả định nó có
giá trị 3,1416, với bốn chữ số thập phân. Trong các hệ thống kỹ thuật số thay đổi và
kết quả đầu ra xuất hiện trong các phân đoạn được xác định trước và khơng có gì ở
giữa. Điều này đôi khi được gọi là “thay đổi không liên tục”.

</div>
(118)<div class='page_container' data-page=118>

Để kết hợp những lợi thế mà mỗi hệ thống cung cấp, chúng ta có thể sử dụng
“chuyển đổi tương tự - số” hoặc “chuyển đổi số - tương tự”. Nhưng trước khi làm
như vậy nó là điều cần thiết là chúng ta hiểu các hệ thống số đếm khác nhau.

Thông thường hệ thống thập phân, trong đó sử dụng các số 0, 1, 2, 3, 4, 5, 6, 7,
8, 9 để đại diện cho tất cả các giá trị số lượng với số lớn nhất là 9.

Trong hệ thống nhị phân chỉ có hai trạng thái 0 và tồn tại 1. Sau đây là một ví
dụ về làm thế nào để chuyển đổi nhị phân thành một số thập phân.

1 0 1 0 1 1 = 1x25 + 1x23 + 1x21 + 1x20

      = 32 + 8 + 2 + 1

25 24 23 22 21 20 = 43

Để thực hiện việc chuyển đổi giữa hệ thống số thập phân và hệ thống số nhị
phân được dễ dàng hơn, hệ đếm tám (octodecimal) được phát minh. Số lượng lớn
nhất trong hệ đếm 8 là 7, tương đương nhị phân 111.

Để chuyển đổi từ nhị phân sang hệ đếm 8, gom nhóm 3 số nhị phân từ phải
sang trái, có thể bổ sung thêm “0” cho đủ số bit của mỗi nhóm. Ví dụ, số nhị phân
1010101 bằng 125 ở hệ đếm 8.

Trong máy tính hệ thống số thập lục phân được sử dụng. Số thập lục phân lớn
nhất là 15 và trong thập phân là số 9, vì vậy những số được sử dụng trong hệ thống
thập lục phân là 0, 1, 2, ...9, A, B, C, D, E, F.

Vì rằng 16 = 24, nên để chuyển đổi số nhị phân thành số thập lục phân đơn giản

phân chia các số nhị phân trong nhóm 4 số bắt đầu từ phía bên tay phải. Ví dụ:

Trong số các hệ thống số vừa khảo sát thì hệ đếm 8 là ít được sử dụng nhất. Số

nhị phân được đánh dấu kết thúc bằng chữ “B” trong khi các số thập lục phân được
đánh dấu bằng chữ H.

</div>
(119)<div class='page_container' data-page=119>

Sử dụng dấu thập phân như là trung tâm, chia số nhị phân sang bên trái trong
nhóm trong nhóm 4 số. Sử dụng các thủ tục tương tự cho các số nhị phân ở bên phải
của điểm thập phân, thêm một số “0” ở cuối cùng và chúng ta có:

Các thiết bị chuyển mạch có hai trạng thái “1” và “0”. Mỗi đại diện cho một trạng
thái logic đầu ra. Từ mạch của Hình 4.2 chúng ta có thể xác định nguyên tắc này.

Trong Hình 4.2:

- Khi chuyển mạch ở một vị trí a, CR2 sẽ được bật (ON); 
- Khi chuyển mạch ở một vị trí b, CR3 sẽ được bật (ON);

- Khi chuyển mạch ở một vị trí c, cả hai CR2 và CR3 sẽ được bật (ON);

- Các logic chuyển mạch có thể có hai trạng hoặc ba trạng thái: “1”; “0”; và

“X” hoặc mở “open”;

- Các chuyển mạch được kích hoạt khi điện áp đầu vào đạt đến giá trị điện áp

hoạt động, khi điện áp đầu vào giảm xuống dưới mức điện áp hoạt động, chuyển tiếp
sẽ tắt (OFF).

4.1.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33001.

3) Đồng hồ vạn năng.

4) Các jack và dây nối đi kèm bộ thí nghiệm.

4.1.4. Nội dung thí nghiệm

a) Trình tự thí nghiệm

a) b)

</div>
(120)<div class='page_container' data-page=120>

Hình 4.2. Mạch thí nghiệm logic và chuyển mạch_2

- Bước 1: Quan sát Hình 4.1a và gắn các ghim mạch theo như Hình 4.1b. 
- Bước 2: Kết nối Z1 để điều chỉnh nguồn cung cấp trên bộ KL-31001. Điều

chỉnh điện áp đầu ra, đo điện áp tối thiểu và tối đa tại Z2.

- Bước 3: Điều chỉnh điện áp đầu ra và quan sát trạng thái đèn LED (CR2). 
- Bước 4: Lắp lại mạch theo Hình 4.2. Điều chỉnh điện áp đầu ra đến 15V ghi

lại các trạng thái của đèn LED khi chuyển mạch ở vị trí a, b, c.

- Bước 5: Lắp lại mạch theo

Hình 4.3 và sử dụng rơ le với vai trò như một tải. Tăng điện áp đầu vào
chuyển mạch và quan sát các điểm mà tại đó chuyển lật trạng thái. Giảm điện áp
đầu vào và quan sát điện áp ngắt mạch.

Hình 4.3. Mạch thí nghiệm logic và chuyển mạch_3

b) Kết quả thí nghiệm

Điện áp tối thiểu tại Z2: VZ2(min) = ………...

Điện áp tối đa tại Z2: VZ2(max) = ………...

</div>
(121)<div class='page_container' data-page=121>

4.1.5. Thảo luận kết quả thí nghiệm

- Hai điểm (hoặc điện áp) mà tại đó đèn LED được bật và tắt không thể

được đo chính xác.

- Hai điểm (hoặc điện áp) mà tại đó relay khởi động và có thể được đo chính

xác giá trị điện áp.

- Hoạt động của relay biểu thị trạng thái số.

- Khi chuyển mạch bị tắt (OFF), hoặc được kết nối với +V, hoặc nối đất, lúc

này relay trong trạng thái “treo” và cả hai CR1, CR2 là bật (ON).

4.1.6. Câu hỏi và bài tập vận dụng

4.1.6.1. Câu hỏi

CH4.1. Linh kiện nào nên được sử dụng để giảm điện áp từ 3V xuống 1V?

A. 2V Zener Diode B. 3V Zener Diode C. 4V Zener Diode

CH4.2. LED là viết tắt của:

A. Light Diode B. Light Emitting Diode C. Laser Diode

CH4.3. Một tải với cực âm/cực dương là một:

A. Điện trở B. LED C. Cuộn cảm

CH4.4. Hoạt động của relay thuộc loại:

A. Tương tự B. Kỹ thuật số C. Khác

CH4.5. Dạng sóng nào dưới đây thuộc dạng số?

A. Sóng sin B. Sóng vng C. Sóng tam giác

CH4.6. Các tín hiệu số chủ yếu là:

A. Thập phân B. Nhị phân C. Bát phân

CH4.7. Một chuyển mạch có ít nhất:

A. 1 trạng thái B. 2 trạng thái C. 3 trạng thái

CH4.8. Phát biểu nào đúng đối với logic dương?

A. “0” đại diện mức cao B. “1” đại diện mức thấp C. “1” đại diện mức cao

CH4.9. Loại logic nào thường được sử dụng trong các mạch logic?

</div>
(122)<div class='page_container' data-page=122>

CH4.10. Các LED thường được mắc nối tiếp với một:

A. Điện trở B. Tụ điện C. Cuộn cảm

4.1.6.2. Bài tập

BT4.1. Xây dựng các mạch ở Hình 4.4 và xác định bảng sự thật cho A, B, L.

Hình 4.4. Hình BT 4.1

BT4.2. Xây dựng bộ đệm và bộ đảo sử dụng chuyển mạch A và relay X. Hoạt

động của hai mạch cho tương ứng dưới đây:

- Bộ đệm: Trạng thái tín hiệu đầu ra giống trạng thái tín hiệu đầu vào;
- Bộ đảo: Trạng thái tín hiệu đầu ra là đảo so với trạng thái tín hiệu đầu vào.

4.2. Mạch điện các cổng logic

4.2.1. Mục tiêu

Phân tích cấu tạo và nguyên lý hoạt động của các cổng logic sử dụng các linh
kiện khác nhau.

4.2.2. Tóm tắt lý thuyết

Các cổng logic được xây dựng từ các linh kiện bán dẫn lưỡng cực (Bipolar)
hoặc linh kiện bán dẫn trường (MOS).

4.2.2.1. Họ logic Diode DL (Diode Logic)

a) Cổng OR b) Cổng AND

</div>
(123)<div class='page_container' data-page=123>

Ở Hình 4.5a, khi điện áp đầu vào ở một trong hai vị trí A hoặc B cao hơn điện
áp phân cực thuận (0,7V) của Diode, có được điện áp tại đầu ra F. Đây là một cổng

logic “OR”. Giá trị của A và B phụ thuộc vào các đặc tính kỹ thuật của D1 và D2

cũng như tải các đầu ra..

Hình 4.6. Hoạt động của cổng OR Hình 4.7. Cổng logic DL n đầu vào

Nếu có điện áp ở cả hai đầu A và B, điện áp đầu ra của F sẽ được quyết

định bởi hai điện áp đầu vào cao hơn. Ví dụ, nếu VA = 5V và VB = 6V ở mạch của

Hình 4.6, đầu ra F sẽ có giá trị là 5,3V như vậy D1 là đảo khơng dẫn điện. Ta có
thể tăng thêm các đầu vào cho cổng logic bằng cách thêm các Diode vào trong
mạch (Hình 4.7).

Trong Hình 4.5b, giá trị điện áp phải thấp hơn giá trị điện áp tại hai đầu vào C

và D để D3 và D4 dẫn, hoặc +Vcc – Vc = 0,7V hoặc + Vcc – Vd = 0,7V (trong đó Vc và

Vd là điện áp đầu vào tại C và D tương ứng).

Hình 4.8. Hoạt động của cổng AND

Nếu cả hai giá trị điện áp tại C và D thấp, sẽ xác định được đầu ra ở trạng thái

cao. Trong Hình 4.8, Vcc = 10V, Vc = 6V và Vd = 8V. Đầu ra F là 6,7V, D3 sẽ dẫn và

D4 sẽ tắt. Các mạch như vậy được gọi là một cổng “AND”.

Ví dụ 5.1.

</div>
(124)<div class='page_container' data-page=124>

a) OR-OR b) OR-AND

Hình 4.9. Cổng logic Diode

Trả lời: Trong Hình 4.9a, F1 đi qua D4 trước khi đến F2. Các điện trở tải cho F1

và F2 là R1 và R2 tương ứng. Nếu D4 dẫn, R1 và R2 có thể được coi là kết nối song

song và dòng điện đầu vào tại A sẽ tăng, nhưng điện áp tại F2 sẽ nhỏ hơn so với điện

áp 0,7V tại F1. Trong Hình 4.9b, nếu cả hai A0 và A1 có điện áp thấp, F1 sẽ là 0V

nhưng với việc bổ sung của một cổng AND cần có một điện áp thả tại F1.

Để cho F1 đóng 0V, R1 phải nhỏ hơn R3 để khi F1 là điện áp cao (gần như đạt

+V) D8 sẽ được cắt bỏ. Rõ ràng là mạch trong Hình 4.9b khơng phải là một kết nối

lý tưởng như R1 có lượng công suất tiêu thụ cao.

4.2.2.2. Họ logic Điện trở - Transistor RTL (Resistor Transistor Logic)

a) Cổng NOT b) Cổng NOR

Hình 4.10. Cổng logic Diode

</div>
(125)<div class='page_container' data-page=125>

4.2.2.3. Họ logic Diode - Transistor DTL (Diode Transistor Logic)

Một mạch DTL điển hình được thể hiện trong Hình 4.11.

Hình 4.11. Mạch AND họ DTL

Tham khảo Hình 4.11, khi một trong hai đầu vào A hoặc B là thấp, P cũng sẽ

ở mức thấp, cả hai Q1 và Q2 là tắt, và đầu ra F cũng sẽ ở mức thấp. Giả sử đầu vào

thấp là 0,5V, điện áp tại P sẽ là 1,2V (0,5V+0,7V). Dịng điện tại D1 và D2, IIL =

(5V-1,2V)× (1,6Ω + 2,15Ω) hoặc 0.8mA. IIL là dòng điện thấp rằng DTL trước đó

phải điều khiển, hạn chế đầu ra DTL trước hoặc “Fanout”.

Nếu cả hai A và B là cao, cả hai Q1, Q2 sẽ bật và đầu ra F sẽ thấp (Q2 bão hòa).

Mặc dù DTL có chứa transistor có khả năng khuếch đại nhưng cấu trúc của nó
giống hệt với RTL, vì vậy điện áp của nó và đặc điểm cường độ dòng cũng tương tự
như RTL.

4.2.2.4. Họ logic Transistor – Transistor TTL (Transistor Transistor Logic)

TTL thay thế DTL với một đặc tính độc đáo: Trong hai trạng thái khác nhau 1
và 0, thời gian chuyển đổi trạng thái ở đầu ra là khá thấp. Sơ đồ mạch của một cổng
NAND TTL 7400 được thể hiện trong Hình 4.12.

</div>
(126)<div class='page_container' data-page=126>

Điện áp đầu vào thấp và cao cho một tiêu chuẩn giới hạn TTL  0,8V và

tương ứng  2V. Khi một đầu vào là 0,8V, một điện áp 0,1V tồn tại tại ở cực B của

Q2, như vậy Q4 tắt và Q3 dẫn, và đầu ra cao. Nếu điện áp đầu vào là 2V, cực B của

Q2 có một điện áp 1,4V để Q2 dẫn, Q3 tắt và đầu ra cao.

Do ảnh hưởng của điện dung ghép nối, tốc độ tiêu chuẩn TTL là khơng thay
đổi nhanh chóng. Bằng cách thêm vào một Diode Schottky giữa B và cực C của
transistor, tốc tộ của TTLs có thể tăng lên đáng kể. Diode Schottky có một sự phân
cực thuận khoảng 0,2V làm tăng điện áp bão hịa của transistor cũng như thời gian
cắt của nó. TTLs với thêm Diode Schottky được gọi “High Speed TTL” và đánh dấu
bằng chữ “H” về loại số lượng của nó, chẳng hạn như 74HXX. TTLs nguồn điện
thấp với Diode Schottky được đánh dấu với LS, chẳng hạn như 74LSXX.

Hình 4.13. Transistor Schottky

Mộttransistor Schottky được thể hiện trong Hình 4.13. Khi nó bão hịa điện áp
tại C và E là khoảng 0,5V, bão hịa khơng phải là q sâu và tốc độ hoạt động được
tăng lên.

4.2.2.5. Cổng logic sử dụng transistor trường (MOS)

Bao gồm yếu tố đơn cực MOS:
+ PMOS;

+ NMOS;
+ CMOS.

Một bộ biến đổi làm từ NMOS được thể hiện trong Hình 4.14.

Trong Hình 4.14, Q2 được sử dụng như một điện trở tải và Q1 là bộ khuếch

đại. Kể từ khi trở kháng đầu vào của MOSFET là rất cao (gần đến vơ cùng), dịng

điện đầu ra gần như là không tồn tại hoặc chỉ một vài +A. Vì vậy MOS là khả

</div>
(127)<div class='page_container' data-page=127>

Hình 4.14. Bộ biến đổi NMOS Hình 4.15. Bộ biến đổi CMOS

Trong Hình 4.15, khi đầu vào A = 1, Q2 dẫn và Q1 tắt để đầu ra F = 0. Khi A =

0, kết quả là ngược lại Q2 tắt, Q1 là dẫn và F = 1. Rõ ràng đây là một chuyển đổi với

Q1, Q2 đại diện cho mức logic “1” và “0”. CMOS với bộ đệm được đánh dấu bằng

chữ “B” ở cuối của số loại của chúng “UB” có nghĩa là CMOS mà không cần đệm.
Bảng 4.1 cho thấy biểu tượng cho CMOS có và khơng có bộ đệm.

Bảng 4.1. Ký hiệu CMOS có/khơng có bộ đệm 
MB84000B SERIES

WITH I/O BUFFER

OTHERS

NO BUFFER WITH OUTPUT BUFFER

4.2.3. Thiết bị vật tư

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33001.

3) Đồng hồ vạn năng.

4) Các jack và dây nối đi kèm bộ thí nghiệm.

4.2.4. Nội dung thí nghiệm

4.2.4.1. Mạch DL

a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 4.16a và gắn ghim mạch theo như Hình 4.16b.

- Bước 2: Đấu nối đầu vào D1, D2 đến 1,5V~15V đầu ra của nguồn cung cấp

</div>
(128)<div class='page_container' data-page=128>

- Bước 3: Đấu nối D1, D2 đến chuyển mạch dữ liệu SW0 và SW1 tương ứng.

Thực hiện theo các trình tự đầu vào ở Bảng 4.2 dưới dây, đo và ghi lại các điện áp
đầu ra tại F10.

a) b)

c) d)

Hình 4.16. Thí nghiệm mạch logic DL

- Bước 4: Quan sát Hình 4.16c và gắn ghim mạch theo như Hình 4.16d.

- Bước 5: Kết nối +V đến +5V đầu ra của nguồn điện cung cấp cố định.

- Bước 6: Đấu nối E1, E2 đến chuyển mạch dữ liệu SW2 và SW3 tương ứng.

Theo trình tự đầu vào 2 dưới đây, đo và ghi lại các điện áp đầu ra tại F10.

b) Kết quả thí nghiệm

Bảng 4.2. Kết quả thí nghiệm mạch cổng logic họ DL

D2 D1 F10 D2 D1 F10

0V 0V

0.2V 0.2V

</div>
(129)<div class='page_container' data-page=129>

D2 D1 F10 D2 D1 F10

0.6V 0.6V

0.8V 0.8V

1V 1V

2V 2V

3V 3V

4V 4V

5V 5V

4.2.4.2. Mạch RTL

a) Trình tự thí nghiệm

a) b)

Hình 4.17. Thí nghiệm mạch RTL

- Bước 1: Quan sát Hình 4.17a và gắn các ghim mạch theo như ở Hình 4.17b. 
- Bước 2: Giới hạn điện áp đầu vào cho H1 giữa 0V và 5V. Bắt đầu từ 0V đo

và ghi đầu ra tại F11. Tăng điện áp đầu vào với bước tăng 0,1V và ghi mỗi đầu ra

tương ứng vào trong Bảng 4.3.

- Bước 3: Thay thế R5 (1KΩ) với R6 (10KΩ) bằng cách di chuyển mạch ghim

</div>
(130)<div class='page_container' data-page=130>

b) Kết quả thí nghiệm

Bảng 4.3. Kết quả thí nghiệm mạch RTL với R5 = 1 KΩ

H1 F11 H1 F11 H1 F11 H1 F11 H1 F11

0V 1,1V 2,1V 3,1V 4,1V

0,2V 1,2V 2,2V 3,2V 4,2V

0,3V 1,3V 2,3V 3,3V 4,3V

0,4V 1,4V 2,4V 3,4V 4,4V

0,5V 1,5V 2,5V 3,5V 4,5V

0,6V 1,6V 2,6V 3,6V 4,6V

0,7V 1,7V 2,7V 3,7V 4,7V

0,8V 1,8V 2,8V 3,8V 4,8V

0,9V 1,9V 2,9V 3,9V 4,9V

1V 2V 3V 4V 5V

Bảng 4.4. Kết quả thí nghiệm mạch RTL với R6 = 10 KΩ

H1 F11 H1 F11 H1 F11 H1 F11 H1 F11

0V 1,1V 2,1V 3,1V 4,1V

0,2V 1,2V 2,2V 3,2V 4,2V

0,3V 1,3V 2,3V 3,3V 4,3V

0,4V 1,4V 2,4V 3,4V 4,4V

0,5V 1,5V 2,5V 3,5V 4,5V

0,6V 1,6V 2,6V 3,6V 4,6V

0,7V 1,7V 2,7V 3,7V 4,7V

0,8V 1,8V 2,8V 3,8V 4,8V

0,9V 1,9V 2,9V 3,9V 4,9V

</div>
(131)<div class='page_container' data-page=131>

4.2.4.3. Mạch Diode Transistor Logic (DTL) 
a) Trình tự thí nghiệm

- Bước 1: Quan sát Hình 4.18a và chèn ghim mạch đấu nối như được đánh dấu

theo như ở Hình 4.18b. Kết nối +V của khối b đến đầu ra +5V của nguồn cung cấp 
cố định (Fixed Power Supply).

a) b)

Hình 4.18. Thí nghiệm mạch DTL

- Bước 2: Hạn chế điện áp đầu vào của D1, D2 đến 0V~5V. Thực hiện theo

trình tự tuần tự đầu vào cho ở Bảng 4.5 dưới đây, đo và ghi lại kết quả đầu ra ở
F10 và F11.

b) Kết quả thí nghiệm

Bảng 4.5. Kết quả thí nghiệm mạch DTL

D2 D1 F10 F11 D2 D1 F10 F11 D2 D1 F10 F11

0V 2,4V 4,4V

0,6V 2,6V 4,6V

0,8V 2,8V 4,8V

1V 3V 5V

1,2V 3,2V

1,4V 3,4V

1,6V 3,6V

1,8V 3,8V

2V 4V

</div>
(132)<div class='page_container' data-page=132>

4.2.4.4. Mạch TTL

a) Trình tự thí nghiệm

Hình 4.19. Thí nghiệm mạch TTL

- Bước 1: Chèn mạch ghim đấu nối theo như Hình 4.19. I C U1 là một chuỗi

các cổng NAND 7400 trong khi IC U2 là một cổng nối tiếp NOR LS 74L02.

- Bước 2: Kết nối +5V đầu ra của nguồn cung cấp cố định +5V trên khối d. 
- Bước 3: Điều chỉnh điện áp tại A1 trong khoảng 0V~5V. Thực hiện theo các

trình tự đầu vào cho ở Bảng 4.6, đo và ghi lại kết quả đầu ra tại F1.

- Bước 4: Điều chỉnh điện áp tại A3 trong khoảng 0V~5V. Thực hiện theo các

trình tự đầu vào cho ở Bảng 4.7, đo và ghi lại kết quả đầu ra tại F2.

b) Kết quả thí nghiệm

Bảng 4.6. Kết quả thí nghiệm mạch DTL - đầu vào A1 
A1 F1 A1 F1 A1 F1 A1 F1 A1 F1

0V 1,5V 2,5V 3,5V 4,5V

0,6V 1,6V 2,6V 3,6V 4,6V

0,7V 1,7V 2,7V 3,7V 4,7V

0,8V 1,8V 2,8V 3,8V 4,8V

0,9V 1,9V 2,9V 3,9V 4,9V

1V 2V 3V 4V 5V

1,1V 2,1V 3,1V 4,1V

1,2V 2,2V 3,2V 4,2V

1,3V 2,3V 3,3V 4,3V

</div>
(133)<div class='page_container' data-page=133>

Bảng 4.7. Kết quả thí nghiệm mạch DTL - đầu vào A3 
A3 F2 A3 F2 A3 F2 A3 F2

1V 2V 3V 4V

1,1V 2,1V 3,1V 4,1V

1,2V 2,2V 3,2V 4,2V

1,3V 2,3V 3,3V 4,3V

1,4V 2,4V 3,4V 4,4V

1,5V 2,5V 3,5V 4.5V

1,6V 2,6V 3,6V 4,5V

1,7V 2,7V 3,7V 4,6V

1,8V 2,8V 3,8V 4,7V

1,9V 2,9V 3,9V 4,8V

4.2.4.5. Mạch CMOS

a) Trình tự thí nghiệm

Hình 4.20. Thí nghiệm mạch CMOS

- Bước 1: Chèn mạch ghim đấu nối theo như Hình 4.20. Kết nối VDD tới +12V

đầu ra của nguồn cung cấp cố định.

- Bước 2: Tăng điện áp đầu vào cho A5 với gia số tăng 0,5V, bắt đầu từ 0V. Đo

</div>
(134)<div class='page_container' data-page=134>

- Bước 3: Tăng điện áp đầu vào cho A7 với gia số tăng 0,5V, bắt đầu từ 0V. Đo

và ghi điện áp đầu ra tương ứng Y2 vào trong Bảng 4.9.

b) Kết quả thí nghiệm

Bảng 4.8. Kết quả thí nghiệm mạch CMOS - đầu vào A5 
A5 Y1 A5 Y1 A5 Y1 A5 Y1

0V 3,5V 7V 10,5V

0,5V 4V 7,5V 11V

1V 4,5V 8V 11,5V

1,5V 5V 8,5V 12V

2V 5,5V 9V

2,5V 6V 9,5V

3V 6,5V 10V

Bảng 4.9. Kết quả thí nghiệm mạch CMOS - đầu vào A7 
A7 Y2 A7 Y2 A7 Y2 A7 Y2

0V 3,5V 7V 10,5V

0,5V 4V 7,5V 11V

1V 4,5V 8V 11,5V

1,5V 5V 8,5V 12V

2V 5,5V 9V

2,5V 6V 9,5V

3V 6,5V 10V

4.2.5. Câu hỏi và bài tập vận dụng

4.2.5.1. Câu hỏi

CH4.11. Khi đầu vào của DL là mở, nó là tương đương với:

</div>
(135)<div class='page_container' data-page=135>

CH4.12. Kết quả là gì khi một cổng AND DL và một RTL được kết nối nối tiếp?

A. Bộ đệm B. Cổng NOR C. Cổng NAND

CH4.13. Đặc trưng của transistor được sử dụng trong TTL?

A. Chế độ cắt và bão hòa B. Chế độ A C. Chế độ B

CH4.14. Điều gì phải được thêm vào để tăng số lượng đầu vào cho cổng DL?

A. Điện trở B. Transistor C. Diode

CH4.15. Điện áp đầu vào chính xác cho một DL là gì?

A. Cố định 5V B. Bằng điện áp mở cửa của Diode C. Cố định 12V

CH4.16. Điện áp đầu vào chính xác cho một TTL là gì?

A. 3V B. Được điều chỉnh 5V C. 12V

CH4.17. Điện áp đầu vào chính xác cho một CMOS là gì?

A. Cố định 5V B. Cố định C. 12V3V ~ 18V

4.2.5.2. Bài tập

BT4.3. Xây dựng mạch nối tiếp DL đưa ra dưới đây với TTL. Đo và xác định bảng

sự thật cho A, B, F.

BT4.4. Chọn mạch (a) hay (b) là phù hợp hơn cho việc mở rộng số lượng đầu vào

</div>
(136)<div class='page_container' data-page=136>

4.3. Đo đặc tính cổng logic cơ bản

4.3.1. Mục tiêu

Khảo sát đặc tính của các cổng logic cơ bản: AND, OR, NOT…

4.3.2. Tóm tắt lý thuyết

Các đặc điểm đầu vào và đầu ra của các cổng logic cơ bản được định nghĩa
dưới đây:

VOH: Điện áp đầu ra cao IOH: Dòng điện đầu ra cao

VOL: Điện áp đầu ra thấp IOL: Dòng điện đầu ra thấp

VIH: Điện áp đầu vào cao IIH: Dòng điện đầu vào cao

VIL: Điện áp đầu vào thấp IIL: Dòng điện đầu vào thấp

Đặc điểm của các cổng TTL và những cổng CMOS là khác nhau về tải và giới
hạn dịng điện. Ví dụ, trong trường hợp của một cổng OR và một cổng AND.

4.3.2.1. Đặc tính đầu vào cổng OR

Đầu vào của TTL được kết nối với một điện trở 1KΩ trong khi đầu vào của
cổng CMOS được kết nối với một điện trở 10KΩ.

a) TTL b) CMOS

Hình 4.21. Đặc tính đầu vào cổng OR

Điện trở cho mắc nối tiếp LS TTL là xấp xỉ 5KΩ. Nếu đầu vào X của một
cổngTTL OR được tiếp đất sau đó đầu ra F là bằng đầu vào A (F = A), không thể tạo
điều khiển mở rộng.

</div>
(137)<div class='page_container' data-page=137>

4.3.2.2. Cổng AND

a) Trạng thái “HIGH” của cổng AND họ TTL

b) Trạng thái “HIGH” của cổng AND họ CMOS

Hình 4.22. Đặc tính đầu vào cổng AND

Cổng TTL AND nằm trong trạng thái cao khi nó được mở hoặc khi một điện
trở được kết nối để cung cấp điện áp. Cổng CMOS AND nằm trong trạng thái cao
khi một điện trở ít nhất là 10KΩ được kết nối để cung cấp điện áp.

4.3.2.3. Bảng chân lý của các cổng logic cơ bản

Bảng chân lý (Truth Table) là một bảng mà cho thấy một đầu vào tương ứng
của cổng logic và đầu ra dưới điều kiện lý tưởng.

a) Cổng OR

Bảng 4.10. Bảng chân lý cổng OR 
Trạng

thái

Đầu vào Đầu ra 
A B FOR

0 0 0 0

1 0 1 1

2 1 0 1

3 1 1 1

Khi A = 0, B = 0 đầu ra FOR = 0

Khi A = 0, B = 1 đầu ra FOR = 1

Khi A = 1, B = 0 đầu ra FOR = 1

Khi A = 1, B = 1 đầu ra FOR = 1

</div>
(138)<div class='page_container' data-page=138>

b) Cổng AND

Bảng 4.11. Bảng chân lý cổng AND 
Trạng

thái

Đầu vào Đầu ra 
A B FAND

0 0 0 0

1 0 1 0

2 1 0 0

3 1 1 1

Khi A = 0, B = 0 đầu ra FAND = 0

Khi A = 0, B = 1 đầu ra FAND = 0

Khi A = 1, B = 0 đầu ra FAND = 0

Khi A = 1, B = 1 đầu ra FAND = 1

Phương trình:

c) Cổng đảo INVERTER (NOT)

Bảng 4.12. Bảng chân lý cổng NOT 
Trạng

thái

Đầu vào Đầu ra 
A FNOT

0 0 1

1 1 0

Khi A = 0, đầu ra FNOT = 1

Khi A = 1, đầu ra FNOT = 0

Phương trình:

d) Cổng XOR

Bảng 4.13. Bảng chân lý cổng XOR 
Trạng

thái

Đầu vào Đầu ra 
A B FXOR

0 0 0 0

1 0 1 1

2 1 0 1

3 1 1 0

Khi A = B, đầu ra FXOR = 0

Khi A  B, đầu ra FXOR = 1

</div>
(139)<div class='page_container' data-page=139>

e) Cổng NAND

Đầu ra của một cổng NAND ngược với một cổng AND.

Bảng 4.14. Bảng chân lý cổng NAND 
Trạng

thái

Đầu vào Đầu ra 
A B FNAND

0 0 0 1

1 0 1 1

2 1 0 1

3 1 1 0

Khi A = 0, B = 0 đầu ra FNAND = 1

Khi A = 0, B = 1 đầu ra FNAND = 1

Khi A = 1, B = 0 đầu ra FNAND = 1

Khi A = 1, B = 1 đầu ra FNAND = 0

Phương trình:

f) Cổng NOR

Đầu ra của một cổng NOR là ngược với một cổng OR.

Bảng 4.15. Bảng chân lý cổng NOR 
Trạng

thái

Đầu vào Đầu ra 
A B FNOR

0 0 0 1

1 0 1 0

2 1 0 0

3 1 1 0

Khi A = 0, B = 0 đầu ra FNOR = 1

Khi A = 0, B = 1 đầu ra FNOR = 0

Khi A = 1, B = 0 đầu ra FNOR = 0

Khi A = 1, B = 1 đầu ra FNOR = 0

Phương trình:

Các bảng sự thật phụ thuộc vào mức logic tích cực. Mức logic là dương khi
đại diện một điện áp dương là “1” và đại diện một điện áp âm là “0”. Trong trường
hợp cổng logic âm được sử dụng đầu ra sẽ được đảo ngược.

</div>
(140)<div class='page_container' data-page=140>

Bảng 4.16. So sánh mức logic dƣơng và âm của cổng OR 
Trạng

thái

Đầu vào Đầu ra 
A B FOR

0 0 0 0

1 0 1 1

2 1 0 1

3 1 1 1

a) Cổng OR logic dương

Trạng 
thái

Đầu vào Đầu ra

0 0 0 0

1 0 1 1

2 1 0 1

3 1 1 1

b) Cổng OR logic âm

Quan sát bảng sự thật cho một cổng OR logic âm ta thấy nó là tương đương
cho một cổng AND logic dương.

4.3.3. Thiết bị vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33001.

3) Máy hiện sóng.

4) Các jack và dây nối đi kèm bộ thí nghiệm.

4.3.4. Nội dung thí nghiệm

4.3.4.1. Đo đặc tính cổng AND

</div>
(141)<div class='page_container' data-page=141>

a) Trình tự thí nghiệm

- Bước 1: Chèn mạch ghim đấu nối theo Hình 4.23, sử dụng IC U1a và U1b. 
- Bước 2: Nối các đầu vào A1, A2 đến chuyển mạch dữ liệu SW0, SW1 (TTL)

và đầu ra F3 đến LED hiển thị L3. Ghi lại trạng thái của đầu ra theo tuần tự các đầu

vào cho ở Bảng 4.17.

- Bước 3: Đấu nối A2 đến tần số 10Hz (TTL) của bộ định thời. Đo và ghi lại

dạng sóng đầu ra và đầu vào vào trong Hình 4.24.

b) Kết quả thí nghiệm

Bảng 4.17. Kết quả thí nghiệm đo đặc tính cổng AND 
Trạng thái Đầu vào Đầu ra

A2 A1 F3

0 0 0

1 0 1

2 1 0

3 1 1

Hình 4.24. Dạng sóng đầu vào/đầu ra cổng AND

</div>
(142)<div class='page_container' data-page=142>

Hình 4.25. Thí nghiệm đo đặc tính cổng OR

- Bước 1: Chèn mạch ghim đấu nối theo Hình 4.25, sử dụng IC U2a và U2b. 
- Bước 2: Nối các đầu vào A3, A4 đến chuyển mạch SW0, SW1 (TTL) và

đầu ra F4 đến LED hiển thị L4. Ghi lại trạng thái của đầu ra theo tuần tự các đầu

vào cho ở Bảng 4.18.

- Bước 3: Đấu nối A4 đến tần số 10Hz (TTL) của bộ định thời. Đo và ghi lại

dạng sóng đầu ra và đầu vào vào trong Hình 4.26.

b) Kết quả thí nghiệm

Bảng 4.18. Kết quả thí nghiệm đo đặc tính cổng OR 
Trạng thái Đầu vào Đầu ra

A4 A3 F4

0 0 0

1 0 1

2 1 0

3 1 1

</div>
(143)<div class='page_container' data-page=143>

4.3.4.3. Đo đặc tính cổng NOT 
a) Trình tự thí nghiệm

Hình 4.27. Thí nghiệm đo đặc tính cổng NOT

- Bước 1: Chèn mạch ghim đấu nối theo Hình 4.27, sử dụng IC U3c.

- Bước 2: Nối các đầu vào C1 đến chuyển mạch SW0 (TTL) và đầu ra F6

đến LED hiển thị L6. Ghi lại trạng thái của đầu ra theo tuần tự các đầu vào cho ở

Bảng 4.19a.

- Bước 3: Nối F6 với C2 và đầu ra F7 đến LED hiển thị L7. Ghi lại trạng thái

của đầu ra theo tuần tự các đầu vào cho ở Bảng 4.19b.

b) Kết quả thí nghiệm

Bảng 4.19. Kết quả thí nghiệm đo đặc tính cổng NOT

a) Trạng thái đầu ra F6

Trạng thái C1 F6

0 0

1 1

b) Trạng thái đầu ra F7

Trạng thái C2 F7

0 0

1 1

4.3.4.4. Đo đặc tính cổng NAND 
a) Trình tự thí nghiệm

- Bước 1: Sử dụng IC U1a trong khối d, module KL-33001. Nối các đầu vào

A1, A2 đến chuyển mạch dữ liệu SW0, SW1 (TTL) và đầu ra F1 đến LED hiển thị

L1. Ghi lại trạng thái của đầu ra theo tuần tự các đầu vào cho ở Bảng 4.20.

- Bước 2: Đấu nối A2 đến tần số 10Hz (TTL), sóng vng của bộ định thời.

</div>
(144)<div class='page_container' data-page=144>

b) Kết quả thí nghiệm

Bảng 4.20. Kết quả thí nghiệm đo đặc tính cổng NAND 
Trạng thái Đầu vào Đầu ra

A2 A1 F1

0 0 0

1 0 1

2 1 0

3 1 1

Hình 4.28. Dạng sóng đầu vào/đầu ra cổng NAND

4.3.4.5. Đo đặc tính cổng NOR 
a) Trình tự thí nghiệm

- Bước 1: Sử dụng IC U2a trong khối d, module KL-33001. Nối các đầu vào

A3, A4 đến chuyển mạch dữ liệu SW0, SW1 (TTL) và đầu ra F2 đến LED hiển thị

L2. Ghi lại trạng thái của đầu ra theo tuần tự các đầu vào cho ở Bảng 4.21.

- Bước 2: Đấu nối A4 đến tần số 10Hz (TTL), sóng vng của bộ định thời.

</div>
(145)<div class='page_container' data-page=145>

b) Kết quả thí nghiệm

Bảng 4.21. Kết quả thí nghiệm đo đặc tính cổng NOR 
Trạng thái Đầu vào Đầu ra

A4 A3 F2

0 0 0

1 0 1

2 1 0

3 1 1

Hình 4.29. Dạng sóng đầu vào/đầu ra cổng NOR

4.3.4.6. Đo đặc tính cổng XOR 
a) Trình tự thí nghiệm

- Bước 1: Sử dụng IC U4a trong khối d, module KL-33001. Nối các đầu vào C4, C5

đến chuyển mạch dữ liệu SW0, SW1 (TTL) và đầu ra F9 đến LED hiển thị L9. Ghi lại

trạng thái của đầu ra theo tuần tự các đầu vào cho ở Bảng 4.22.

- Bước 2: Đấu nối C4 đến tần số10Hz (TTL), sóng vng của bộ định thời.

</div>
(146)<div class='page_container' data-page=146>

b) Kết quả thí nghiệm

Bảng 4.22. Kết quả thí nghiệm đo đặc tính cổng XOR 
Trạng thái Đầu vào Đầu ra

C5 C4 F9

0 0 0

1 0 1

2 1 0

3 1 1

Hình 4.30. Dạng sóng đầu vào/đầu ra cổng XOR

4.3.5. Câu hỏi và bài tập vận dụng

4.3.5.1. Câu hỏi

CH4.18. Hình (a) là một:

</div>
(147)<div class='page_container' data-page=147>

CH4.19. Chức năng của ký hiệu hình trịn tại đầu ra ở mạch (c) đại diện cho:

A. Cổng NOT B. Cổng AND C. Cổng OR

CH4.20. Bảng biểu diễn mối quan hệ giữa giá trị tương ứng đầu vào/đầu ra của một

cổng logic được gọi là:

A. Bảng khởi động B. Bảng sự thật C. Bảng đặc tính kỹ thuật

CH4.21. Hình (c) là một:

A. Cổng AND B. Cổng NAND C. Cổng NOR

CH4.22. Hình (d) là một :

A. Cổng NOT B. BUFFER C. Cổng NAND

CH4.23. Trong hình (f), F được xác định bởi phương trình:

A. A + B B. A.B C. A B

CH4.24. Trong hình (b), nếu B là đại diện “0” khi mạch là mở, một điện trở sẽ

được kết nối từ B đến:

A. Tiếp đất (GND) B. Nguồn cung cấp C. A

CH4.25. Hình (e) là một:

A. Cổng NOR B. Cổng NAND C. Cổng AND

CH4.26. Nếu A = 0 cho mạch của hình (a) sau đó đầu ra F sẽ có giá trị là:

A. 0 B. 1 C. B

4.3.5.2. Bài tập

BT5.5. Xây dựng mạch thể hiện như hình bên và đo dạng sóng tại A, B, C. Thử

</div>
(148)<div class='page_container' data-page=148>

BT5.6. Tham khảo hình (1) và (2) dưới đây. Có phải chúng có giống nhau không?

Xác định bảng sự thật cho cả hai mạch.

4.4. Giao diện giữa cổng logic

4.4.1. Mục tiêu

Khảo sát kỹ thuật kết nối giao diện giữa các cổng logic họ TTL với cổng logic
CMOS.

4.4.2. Tóm tắt lý thuyết

TTL và CMOS là hầu hết cổng logic được sử dụng thường xuyên. Sự đặc biệt
chúng được thể hiện dưới đây trong Hình 4.31 và Bảng 4.23.

Bảng 4.23. Thông số vào/ra của họ logic TTL và CMOS 
Thông số TTL CMOS

Nguồn cung cấp VCC 5V 0.25V 3 ~ 18V

Điện áp vào mức thấp Vil 0,8V 1,5V

Điện áp vào mức cao Vih 2,0V 3,5V

Điện áp ra mức thấpVol 0,4V 0V

Điện áp ra mức cao Voh 2,4V 5V

Dòng điện vào mức thấp Iil 1,6mA 0,1A

Dòng điện vào mức cao Iih 40A 0,1mA

Dòng điện ra mức thấp Iol 16mA 1mA

</div>
(149)<div class='page_container' data-page=149>

Hình 4.31. Mức điện áp/mức logic của họ TTL và CMOS

Từ Bảng 4.23 chúng ta có thể thấy rằng điều kiện điện áp đầu vào của cổng
CMOS là cao hơn khả năng điện áp đầu ra cổng TTL.

Nếu một cổng TTL được sử dụng để điều khiển một cổng CMOS, điện áp
đầu ra của TTL phải được tăng để đáp ứng yêu cầu điện áp đầu vào của CMOS.
Mặt khác, khi CMOS được sử dụng để ghép nối với TTL, dòng điện đầu ra của
CMOS phải được tăng lên. Đây là lý do tại sao chúng ta phải xét cẩn thận những
thông số kỹ thuật trước khi xây dựng mạch giao diện bất kỳ.

Một điện trở Rx được kết nối đến điện áp cung cấp có thể được thêm vào để

tăng điện áp đầu vào trong CMOS khi nó được ghép nối với TTL, như được thể

hiện trong Error! Reference source not found.. Giá trị của Rx là 390Ω ~ 4,7KΩ

cho TTL nối tiếp chuẩn và 820Ω ~ 12KΩ cho LS nối tiếp TTL.

Hình 4.32. Ghép nối cổng logic họ TTL với họ logic CMOS

Khi TTL ghép nối sau một bộ đệm CMOS sẽ được thêm ở giữa để tăng
dòng đầu ra của CMOS. Chuẩn hai CMOS được kết nối song song có thể ghép
nối nối tiếp một TTL LS.

4.4.3. Thiết bị vật tư thí nghiệm

</div>
(150)<div class='page_container' data-page=150>

3) Đồng hồ vạn năng.

4) Các jack và dây nối đi kèm bộ thí nghiệm.

4.4.4. Nội dung thí nghiệm

4.4.4.1. Ghép nối TTL với giao diện CMOS 
a) Trình tự thí nghiệm

Hình 4.33. Ghép nối TTL với giao diện CMOS

- Bước 1: Chèn các ghim mạch đấu nối theo Hình 4.33. Trong phần này sử

dụng IC U1a, U5a trong khối d và khối e, module KL-33001.

- Bước 2: Sử dụng đồng hồ vạn năng, điều chỉnh R14 và đo điện trở của

(R13+R14) đạt đến giá trị 220.

- Bước 3: Cấp điện áp +5VDC từ nguồn điện cố định “Fixed Power” trên thí

nghiệm KL-31001 đến cả hai cổng TTL và CMOS. Kết nối đầu vào A1 đến chuyển

mạch dữ liệu SW0. Với các giá trị của A1 cho ở Bảng 4.24a, đo và ghi điện áp tại

</div>
(151)<div class='page_container' data-page=151>

- Bước 4: Đấu nối F1 đến R13, Vcc đến R14 với kết nối ghim. Đo và ghi lại giá

trị của A1, F1, A5, và Y1 vào trong Bảng 4.24b.

b) Kết quả thí nghiệm

Bảng 4.24. Kết quả thí nghiệm ghép nối TTL với giao diện CMOS 
A1 F1 A5 Y1

0
1

a)

A1 F1 A5 Y1

0
1

b) 
4.4.4.2. Ghép nối CMOS với giao diện TTL

a) Trình tự thí nghiệm

- Bước 1: Chèn các ghim mạch đấu nối theo Hình 4.33. Trong phần này sử

dụng IC U7a ~ U7c trong khối e, module KL-33001.

- Bước 2: Đấu nối đầu ra Y8 của U7a đến đầu vào A1 của U1a và C8 đến

chuyển mạch dữ liệu SW1. Với các giá trị của C8 cho ở Bảng 4.25a. Đo và ghi lại

Y8, A1 và F1.

- Bước 3: Chèn đấu nối ghim giữa C6 ~ C7, C7 ~ C8 sẽ được kết nối C6 ~

C7 ~ C8 trong cổng song song. Lặp lại phương thức đo Y8, A1 và F1 và ghi lại

vào trong Bảng 4.25b.

- Bước 4: Đấu nối Y8 đến đầu vào C1, C2, C3 của U3a ~ U3c. C1 ~ C2 ~ C3

cũng như F6 ~ F7 ~ F8 được kết nối song song. Đo và ghi lại giá trị của Y8, C1 và

F6 vào trong Bảng 4.25c.

b) Kết quả thí nghiệm

Bảng 4.25. Kết quả thí nghiệm ghép nối CMOS với giao diện TTL

C8 Y8 A1 F1

0
1

C8 Y8 A1 F1

0
1

C8 Y8 C1 F6

0
1

</div>
(152)<div class='page_container' data-page=152>

4.4.5. Thảo luận kết quả thí nghiệm

- Các lý thuyết điện áp đầu ra cao (Voh) tối thiểu cho phép của TTL là 2,4V.

Tuy nhiên, trong các ứng dụng thực tế của TTL của giao diện CMOS, điện áp đầu
ra của TTL là đúng +5V, đủ để ghép nối với CMOS.

- Việc bổ sung một điện trở đầu ra của một cổng TTL sẽ làm tăng điện áp đầu
ra của nó, cũng như độ dung sai can nhiễu.

- Khi trạng thái đầu ra của CMOS là “1”, điện áp đầu ra tối thiểu của nó là
khoảng 4,4V. Mặc khác, yêu cầu điện áp đầu vào tối thiểu của TTL là khoảng 2V
để có 2,4V độ dung sai hoặc khả năng chịu can nhiễu.

4.4.6. Câu hỏi và bài tập vận dụng

4.4.6.1. Câu hỏi

CH4.27. Linh kiện tiêu thụ năng lượng lớn nhất là:

A. BJT B. FET C. CMOS

CH4.28. Nên làm gì khi một cổng CMOS khơng thể ghép nối với một cổng TTL?

A. Không ghép nối B. Thêm một cổng đảo C. Tăng dịng điện

CH4.29. Nên làm gì khi một cổng TTL không thể ghép nối với một cổng CMOS?

A. Thêm một cổng đảo B. Thêm một điện trở C. Gỡ bỏ một điện trở

4.4.6.2. Bài tập

BT4.7. Sử dụng CMOS cổng NAND để xây dựng các mạch hình (a) và đo Vo khi

đèn LED là tắt và bật. Vo tăng khi đèn LED được bật? Xây dựng các mạch hình (b)

và lặp lại các phép đo của Vo. Vo có tăng khơng?

(a) (b)

BT4.8. Bên cạnh mỗi việc ghép nối, làm thế nào TTL và CMOS được áp dụng cho

</div>
(153)<div class='page_container' data-page=153>

TÀI LIỆU THAM KHẢO BÀI 4

</div>
(154)<div class='page_container' data-page=154>

Bài 5

CÁC CỔNG LOGIC CƠ BẢN

Mạch logic tổ hợp được xây dựng với cổng logic cơ bản. Đầu ra của nó sẽ
tương ứng với đầu vào hiện tại, đầu vào và đầu ra trước đây khơng có thể ảnh
hưởng đến đầu ra hiện tại. Vì vậy đầu ra của các mạch logic tổ hợp có thể được thể
hiện bởi các chức năng Boolean.

Các thành phần chính của một mạch logic tổ hợp bao gồm các đầu vào, cổng
logic và đầu ra. Các đầu vào có thể được hoặc cao hơn hoặc thấp hơn so với đầu ra
nhưng cả hai đều là những tín hiệu nhị phân hoặc “0” và “1”.

Giả sử có n đầu vào, sẽ có hai kết hợp đầu vào có thể, với một sự kết hợp đầu
ra tương ứng. Trước khi thiết kế và xây dựng một một mạch logic tổng hợp các
thông tin sau đây cần được xem xét:

- Bảng sự thật của cổng logic;
- Chức năng logic;

- Bìa Karnaugh;

- Định lý của De Morgan.

Các cổng logic tổ hợp sau đây được sử dụng rất thường xuyên để xây dựng
nên các mạch logic tổ hợp và chúng được thực hiện thí nghiệm trong bài này.

- Mạch logic tổng hợp với cổng NAND và cổng NOR.
- Cổng AND-OR-INVERTER (A-O-I).

- Cổng XOR.
- Cổng mở - thu.

- Cổng thứ ba “Tristate”.

5.1. Mạch cổng NOR

5.1.1. Mục tiêu

Xây dựng các cổng logic tổ hợp bằng cách sử dụng cổng NOR.

5.1.2. Tóm tắt lý thuyết

</div>
(155)<div class='page_container' data-page=155>

Ký hiệu của cổng NOR được thể hiện trong Hình 5.1. Biểu thức Boolean cho

cổng NOR là ; trong định lý Morgan, .

Khi A = B, . Khi B = 0, . Do

đó, cổng NOR có thể được sử dụng để xây dựng NOT; OR; AND; NAND; và cổng
XOR. Trong thí nghiệm này chúng ta sẽ xây dựng các cổng logic khác nhau bằng
cách kết nối cổng NOR theo những cách khác nhau.

5.1.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33002.

3) Các jack và dây nối đi kèm bộ thí nghiệm.

5.1.4. Nội dung thí nghiệm

a) Trình tự thí nghiệm

a) b)

Hình 5.2. Thí nghiệm xây dựng các cổng logic cơ bản sử dụng cổng NOR

- Bước 1: Sử dụng U1a của Hình 5.2a để xây dựng một cổng NOT.

- Bước 2: Kết nối đầu vào A, B đến dữ liệu chuyển mạch SW0, SW1 và đầu ra

F1 đến đèn LED L1. Gạt SW0 đến vị trí “0”, quan sát trạng thái của F1 tại vị trí của

SW1 = “0” và SW1= “1”. Liệu hoạt động mạch như một cổng NOT không?

- Bước 3: Chèn một ghim đấu nối giữa A và B. Kết nối A đến SW0 và F1 đến

L1. Trạng thái của F1 khi SW0 = “0” và SW0 = “1” là gì? Liệu hoạt động mạch như

một cổng NOT không?

- Bước 4: Sử dụng U1a và U1c để xây dựng một bộ đệm:

Chèn ghim đấu nối giữa A ~ B; F1 ~ A1; A1 ~ B1. Đấu nối đầu vào A đến

SW0 và đầu ra F3 đến L3. Trạng thái của F3 khi SW0 = “0” và SW0 = “1” là gì?

</div>
(156)<div class='page_container' data-page=156>

- Bước 5: Sử dụng U1a và U1c để xây dựng một cổng OR:

Chèn ghim đấu nối giữa F1 ~ A1; A1 ~ B1. Đấu nối đầu vào A đến SW0, B tới

SW1 và đầu ra F3 đến L3. Theo trình tự các tổ hợp của A, B cho trong Bảng 5.1a,

ghi lại trạng thái của đầu ra F3.

- Bước 6: Xây dựng mạch như ở Hình 5.2b. Mạch được sử dụng để tạo ra

một cổng AND:

Đấu nối đầu vào A đến SW0, D tới SW1, F1 tới A1, F2 tới B1 và đầu ra F3

đến L3. Theo trình tự các tổ hợp của A, B cho trong Bảng 5.1b, ghi lại trạng thái

của đầu ra F3.

b) Kết quả thí nghiệm

Bảng 5.1. Kết quả xây dựng cổng OR và cổng AND sử dụng cổng NOR 
SW1(B) SW0(A) F3

0 0

0 1

1 0

1 1

a) Xây dựng cổng OR

SW1(D) SW0(A) F3

0 0

0 1

1 0

1 1

b) Xây dựng cổng AND

5.1.5. Thảo luận kết quả thí nghiệm

- Cổng NOR có thể được sử dụng để xây dựng bất kỳ cổng logic cơ bản nào.
- Có hai cách để sử dụng cổng NOR làm cổng đảo. Vì cổng TTL có dịng điện
cao hơn khi đầu vào được nối đất, nên nếu cổng TTL NOR được sử dụng làm cổng
đảo, hai đầu vào của nó phải được kết nối với nhau.

5.1.6. Câu hỏi và bài tập vận dụng

5.1.6.1. Câu hỏi

CH5.1. Hình vẽ nào là ký hiệu của cổng NOR?

</div>
(157)<div class='page_container' data-page=157>

CH5.2. Hình vẽ nào là ký hiệu của cổng NOT?

A. Hình 1 B. Hình 2 C. Hình 3

CH5.3. Cổng NOR có thể được sử dụng như:

A. Bộ khuếch đại thuật toán B. Bộ đệm C. Bộ phân chia

CH5.4. Trạng thái đầu ra F của mạch này là:

A. A B. C. 1

CH5.5. Trạng thái đầu ra F của mạch này là:

A. A B. C. 1

CH5.6. Trạng thái đầu ra F của mạch này là:

A. A B. C. 0

CH5.7. Biểu thức của đầu ra F của mạch này là:

A. A + B B. A.B C.

CH5.8. Cổng nào dưới đây có thể sử dụng để xây dựng một cổng NAND?

A. Hình 1 B. Hình 2 C. Hình 3

5.1.6.2. Bài tập

BT5.1. Xây dựng các loại cổng cơ bản khác nhau với cổng CMOS NOR.

BT5.2. Một cổng NOR sẽ hoạt động như một cổng NOT nếu một trong hai đầu vào

được kết nối với “0”. Điều gì sẽ xảy ra nếu một đầu vào được kết nối với “1”?

5.2. Mạch cổng NAND

5.2.1. Mục tiêu

</div>
(158)<div class='page_container' data-page=158>

5.2.2. Tóm tắt lý thuyết

Hình 5.3. Ký hiệu cổng NAND

Ký hiệu của cổng NOR được thể hiện trong Hình 5.3. Biểu thức Boolean cho

cổng NAND là ; trong định lý Morgan, .

Khi A = B, . Khi B = 1, . Giống như

cổng NOR, cổng NAND có thể được sử dụng để xây dựng cổng logic bất kỳ. Trong
thí nghiệm này chúng ta sẽ xây dựng các cổng logic khác nhau bằng cách kết nối
cổng NAND theo những cách khác nhau.

5.2.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33002.

3) Các jack và dây nối đi kèm bộ thí nghiệm.

5.2.4. Nội dung thí nghiệm

a) Trình tự thí nghiệm

- Bước 1: Quan sát phần bên trái của Hình 5.4a và gắn các ghim mạch theo

như Hình 5.4b để xây dựng một cổng NOT, sử dụng IC U2c và U2d.

1.1. Kết nối đầu vào A với SW1, đầu ra F2 tới A2 và tới đèn LED L2, kết nối

B1 với VCC (“1”). Quan sát các trạng thái đầu ra.

Khi SW1 = “0”, F2 = _______

Khi SW1 = “1”, F2 = _______

Mạch có hoạt động như cổng NOT không?

1.2. Kết nối đầu vào A1 đến VCC (“1”) và loại bỏ ghim mạch kết nối giữa A và

A1 để tạo cổng NOT được hiển thị ở bên phải Hình 5.4a. Các kết nối khác vẫn giữ
nguyên. Quan sát các trạng thái đầu ra.

Khi SW1 = “0”, F2 = _______
Khi SW1 = “1”, F2 = _______

</div>
(159)<div class='page_container' data-page=159>

a) b)

Hình 5.4. Xây dựng cổng NOT từ cổng NAND

- Bước 2: Loại bỏ các ghim mạch đã kết nối, quan sát Hình 5.5a và chèn

chúng lại theo như Hình 5.5b để xây dựng một cổng AND. Kết nối A với SW1, A1

đến SW2 và F4 tới L4. Thực hiện theo các trình tự đầu vào được đưa ra dưới đây và

ghi lại các kết quả đầu ra trong Bảng 5.2.

Mạch có hoạt động như cổng AND (F = A.B) khơng?

a) b)

Hình 5.5. Xây dựng cổng AND từ cổng NAND

- Bước 3: Chèn các ghim mạch theo Hình 5.6b để xây dựng mạch Hình 5.6a.

Kết nối A đến A1 và SW1, F2 đến A2; D đến B1 và SW2; F3 đến B2; F4 đến L4. Thực

hiện theo các trình tự đầu vào trong Bảng 5.2 và ghi lại các kết quả đầu ra.
Mạch có hoạt động như cổng OR (F = A + B) không?

a) b)

</div>
(160)<div class='page_container' data-page=160>

b) Kết quả thí nghiệm

Bảng 5.2. Kết quả xây dựng cổng AND và cổng OR sử dụng cổng NAND 
SW2(A1) SW1(A) F4

0 0

0 1

1 0

1 1

a) Xây dựng cổng AND

SW2(D) SW1(A) F4

0 0

0 1

1 0

1 1

b) Xây dựng cổng OR

5.2.5. Thảo luận kết quả thí nghiệm

- Cổng NAND có thể được sử dụng để xây dựng bất kỳ cổng logic cơ bản nào.
- Có hai cách để xây dựng cổng đảo với cổng NAND. Vì trạng thái TTL cao
tiêu thụ gần như khơng có dịng điện, nếu cổng NAND được sử dụng để xây dựng
bộ đảo thì đầu vào dự phịng phải được kết nối với điện thế cao.

5.2.6. Câu hỏi và bài tập vận dụng

5.2.6.1. Câu hỏi

CH5.9. Đầu ra của một cổng NAND hai đầu vào được xác định bởi:

A. A + B B. C. A.B

CH5.10. Cổng nào dưới đây có thể sử dụng để xây dựng một cổng NAND?

A. Hình 1 B. Hình 2 C. Hình 3

CH5.11. Hình đã cho tương đương với hình nào dưới đây?

</div>
(161)<div class='page_container' data-page=161>

CH5.12. Hình đã cho tương đương với hình nào dưới đây?

A. B. C.

CH5.13. Cổng nào dưới đây có thể sử dụng để xây dựng một cổng NOR?

A. Hình 1 B. Hình 2 C. Hình 3

CH5.14. Cổng nào dưới đây có thể sử dụng để xây dựng một bộ đệm (BUFFER)?

A. Hình 1 B. Hình 2 C. Hình 3

CH5.15. Cổng nào dưới đây là một cổng NOT?

A. Hình 1 B. Hình 2 C. Hình 3

5.2.6.2. Bài tập

BT5.3. Xây dựng các cổng logic cơ bản với cổng CMOS NAND.

BT5.4. Nếu một trong hai đầu vào của cổng NAND được kết nối với “1”, nó sẽ hoạt

động như một cổng NOT. Điều gì sẽ xảy ra nếu một đầu vào được kết nối với “0”?

5.3. Mạch cổng XOR

5.3.1. Mục tiêu

Khảo sát các đặc tính của cổng XOR.

5.3.2. Tóm tắt lý thuyết

Ký hiệu của cổng XOR được thể hiện trong Hình 5.7a. Đầu ra F được xác định

bằng . Các cổng XOR có thể được xây dựng bằng cách sử

</div>
(162)<div class='page_container' data-page=162>

a) Ký hiệu

b) Xây dựng XOR với 
cổng logic cơ bản

c) Xây dựng XOR chỉ với 
cổng NAND

Hình 5.7. Cổng XOR

Vì , khi B = 0, và mạch hoạt động như một

bộ đệm. Khi B = 1, , mạch hoạt động như một bộ đảo. Trong thí

nghiệm này, chúng ta sẽ sử dụng các cổng logic cơ bản để xây dựng các cổng XOR
và nghiên cứu mối quan hệ giữa đầu vào và đầu ra

5.3.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33002.

3) Các jack và dây nối đi kèm bộ thí nghiệm.

5.3.4. Nội dung thí nghiệm

5.3.4.1. Xây dựng cổng XOR với cổng NAND 
a) Trình tự thí nghiệm

- Bước 1: Chèn các ghim mạch kết nối theo Hình 5.8a để xây dựng mạch Hình

5.8b. Kết nối đầu vào A đến SW1, D tới SW2; đầu ra F1 ~ F4 đến L1 ~ L4.

- Bước 2: Thực hiện theo các trình tự đầu vào cho A và D trong Bảng 5.3 và

ghi lại các kết quả đầu ra.

- Bước 3: Xác định biểu thức Boolean cho F1, F2, F3, F4.

F1 = ………..

F2 = ………..

F3 = ………..

</div>
(163)<div class='page_container' data-page=163>

a) Sơ đồ gắn ghim mạch b) Sơ đồ ngun lý

Hình 5.8. Thí nghiệm xây dựng cổng XOR từ cổng NAND

b) Kết quả thí nghiệm

Bảng 5.3. Kết quả thí nghiệm xây dựng cổng XOR từ cổng NAND

Đầu vào Đầu ra

D A F1 F2 F3 F4

0 0

0 1

1 0

1 1

5.3.4.2. Xây dựng cổng XOR với cổng cơ bản 
a) Trình tự thí nghiệm

a) Sơ đồ gắn ghim mạch b) Sơ đồ ngun lý

Hình 5.9. Thí nghiệm xây dựng cổng XOR từ cổng logic cơ bản

- Bước 1: Chèn các ghim mạch kết nối theo Hình 5.9a để xây dựng mạch

</div>
(164)<div class='page_container' data-page=164>

- Bước 2: Kết nối các đầu vào A, B đến SW1, SW2; đầu ra F1 ~ F3 đến

L1 ~ L3.

- Bước 3: Thực hiện theo các trình tự đầu vào cho A và B trong Bảng 5.4 và

ghi lại các kết quả đầu ra.

b) Kết quả thí nghiệm

Bảng 5.4. Kết quả thí nghiệm xây dựng cổng XOR từ cổng logic cơ bản

Đầu vào Đầu ra

SW2 (B) SW1 (A) F1 F2 F3

0 0

0 1

1 0

1 1

5.3.5. Thảo luận kết quả thí nghiệm

- Cổng XOR có thể được xây dựng với các cổng cơ bản hoặc bốn cổng NAND
có cùng kết quả. Tuy nhiên, việc sử dụng bốn cổng NAND đơn giản hơn rất nhiều.

- Bằng cách thêm một cổng NOT vào đầu ra của một cổng XOR, nó có thể
được chuyển đổi thành một XNOR.

5.3.6. Câu hỏi và bài tập vận dụng

5.3.6.1. Câu hỏi

CH5.16. Đâu là ký hiệu đúng của một cổng XOR?

A. B. C.

CH5.17. Cổng nào sau đây có thể được sử dụng để xây dựng cổng XOR khi có bốn

cổng?

</div>
(165)<div class='page_container' data-page=165>

CH5.18. Cổng nào sau đây có thể được sử dụng để xây dựng cổng XOR??

A. OR B. NOR C. AND

CH5.19. Biểu thức đầu ra F của cổng XNOR được xác định bởi?

A. F = A.B B. F = A + B C. F = A~B

CH5.20. Biểu thức Boolean cho đầu ra của một cổng XOR là:

A. B. C.

CH5.21. Cần bao nhiêu cổng logic cơ bản để xây dựng một cổng XOR?

A. 4 B. 5 C. 6

CH5.22. Hình đã cho tương đương với hình nào dưới đây?

A. B. C.

CH5.23. Cổng logic nào nên được sử dụng nếu hai đầu vào của nó khơng bằng “1”

cùng một lúc?

A. AND B. XOR C. OR

5.3.6.2. Bài tập

BT5.5. Cổng XOR có thể được xây dựng chỉ bằng một cổng NOR không? Vẽ sơ đồ

mạch và xây dựng mạch kiểm tra mạch.

BT5.6. Đầu ra F là gì nếu một đầu vào là “1” cho một cổng XOR? 
5.4. Mạch cổng AND-OR-INVERTER (A-O-I)

5.4.1. Mục tiêu

Sử dụng kết hợp các cổng logic cơ bản AND, OR và INVERTER tạo ra cổng
logic cụ thể theo yêu cầu cho trước.

5.4.2. Tóm tắt lý thuyết

</div>
(166)<div class='page_container' data-page=166>

Cổng AND-OR-INVERTER (A-O-I) bao gồm hai cổng AND, một cổng OR và
một cổng INVERTER (NOT). Ký hiệu của cổng A-O-I được thể hiện trong Hình 5.10.
Biểu thức Boolean cho đầu ra F là:

(5-1) 
Áp dụng định lý De Morgan cho biểu thức (5-1):

(5-2) 
Phương trình (5-1) được gọi là “Tổng của các tích”. Phương trình (5-2) được
gọi là “Tích của các tổng”. Về cơ bản, cổng A-O-I là sự kết hợp logic “Tổng của
các tích”.

5.4.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33002.

3) Các jack và dây nối đi kèm bộ thí nghiệm.

5.4.4. Nội dung thí nghiệm

a) Trình tự thí nghiệm

a)

b) c)

Hình 5.11. Mạch A-O-I

- Bước 1: Sử dụng U3a, U3b, U3c và U4c trên khối c của moduel KL-33002,

</div>
(167)<div class='page_container' data-page=167>

- Bước 2: Kết nối đầu vào A, A1, B, B1 với các chuyển mạch dữ liệu SW0,

SW1, SW2, SW3 tương ứng. Kết nối đầu ra F3, F4 với các đèn LED L3 và L4.

- Bước 3: Đặt BxB1 thành “0”, theo trình tự các đầu vào A, A1 trong Bảng

5.5a, ghi lại các kết quả đầu ra.

F3 có hoạt động như một cổng AND giữa A và A1 không?

- Bước 4: Khi BxB1 ≠ 0, F3 có hoạt động như một cổng AND giữa A và A1

không? (F3 = AxA1).

- Bước 5: Khi A = A1 = 0, theo trình tự các đầu vào B, B1 trong Bảng 5.5b, ghi

lại các kết quả đầu ra.

F3 có hoạt động như một cổng AND giữa B và B1 không?

- Bước 6: Khi AxA1 ≠ 0, F3 có hoạt động như một cổng AND giữa B và

B1 không?

- Bước 7: F3 = A × A1 + B × B1 khơng?

b) Kết quả thí nghiệm

Bảng 5.5. Kết quả thí nghiệm mạch A-O-I 
A1 A F3 F4

0 0

0 1

1 0

1 1

a) B x B1 = 0

A1 A F3 F4

0 0

0 1

1 0

1 1

b) A x A1 = 0

5.4.5. Thảo luận kết quả thí nghiệm

- Cổng A-O-I cũng có thể được xây dựng bằng hai cổng AND và một
cổng NOR.

</div>
(168)<div class='page_container' data-page=168>

5.4.6. Câu hỏi và bài tập vận dụng

5.4.6.1. Câu hỏi

CH5.24. Logic A trong A-O-I đại diện cho cái gì?

A. AND B. NAND C. AN

CH5.25. Đầu ra của A-O-I được xác định bằng biểu thức nào?

A. B. (A+B).(C+D) C. ABCD

CH5.26. Thuật ngữ “Tổng của các tích” biểu diễn:

A. AB + CD B. (A+B).(C+D) C. ABCD

CH5.27. Viết tắt của “Tổng của các tích” là:

A. POS B. SOP C. PSO

CH5.28. Viết tắt của “Tích của các tổng” là:

A. POS B. SOP C. PSO

CH5.29. A-O-I thông thường là một:

A. Cổng POS B. Cổng SOP C. Khác

CH5.30. Nếu và thì đầu ra một A-O-I tương đương với một:

A. Cổng OR B. Cổng XOR C. Cổng NAND

CH5.31. Ký tự O trong A-O-I là viết tắt của:

A. ON B. OR C. OF

5.4.6.2. Bài tập

BT5.7. Xây dựng cổng A-O-I với các cổng logic cơ bản CMOS.

BT5.8. Xây dựng một mạch “Tích của các tổng” bằng việc sử dụng các cổng logic

cơ bản A-O-I.

BT5.9. Đầu ra của cổng A-O-I là , đầu ra là gì nếu và D = B?

5.5. Mạch cổng thu - mở “Open-Collector”

5.5.1. Mục tiêu

</div>
(169)<div class='page_container' data-page=169>

5.5.2. Tóm tắt lý thuyết

a) b) c)

Hình 5.12. Cổng thu-mở (Open-Collector)

Một cổng Open-Collector (O.C) được thể hiện trong Hình 5.12a. Cực thu của
Q3 phải được mở. Nếu Y có chức năng đầu ra, một tải hoặc điện trở phải được kết
nối. Ưu điểm của việc mở cực thu là:

+ Tải điện áp cao có thể được điều khiển trực tiếp;
+ Cổng AND có thể được xây dựng.

(1) Tải trực tiếp điện áp cao

Tham khảo Hình 5.12b, điện áp cổng là +5V và tải RL được kết nối với +30V.

Nếu tải lớn hơn, chẳng hạn như bóng đèn hoặc rơ le được điều khiển, chỉ cần kết
nối một bóng bán dẫn bổ sung như trong Hình 5.12c.

(2) Dây cổng AND

Khi đầu ra của cổng NAND của Hình 5.13a được kết nối song song và một
trong các đầu ra là “0”, đầu ra cuối cùng của cổng sẽ là “0”. Trong trường hợp này
cổng NAND hoạt động như một cổng AND. Các cổng logic như thế này được gọi là
“dây cổng AND” (mạch tương đương được thể hiện trong Hình 5.13b).

a) b)

Hình 5.13. Dây cổng AND

</div>
(170)<div class='page_container' data-page=170>

TTL IC thường có kết quả đầu ra song song (xem Hình 5.14).

Hình 5.14. Nối song song IC TTL

Nếu đầu ra Y1 ở trạng thái cao và đầu ra Y2 ở trạng thái thấp, về mặt lý thuyết, Y

(Y = Y1×Y2) ở trạng thái thấp. Tại thời điểm này Q1 và Q4 đang BẬT và Vcc đi qua điện

trở 130 đến Q1. Diode D1 được nối đất qua Q4 và dòng điện cao được tạo ra và tiêu

thụ bởi trong nội bộ IC. Dịng điện cao khơng phải là kết quả của việc điều khiển tải
bên ngoài. Đây là lý do tại sao loại TTL “tandem” không phù hợp để xây dựng các dây
cổng AND.

Một cổng thu mở điển hình với đầu ra được kết nối được hiển thị ở Hình 5.15.

Hình 5.15. Cổng thu mở có đầu ra kết nối

Điện trở RL là một thiết bị bên ngồi. Khi RL khơng được kết nối, cả Q1 hoặc

Q2 sẽ không hoạt động. Nếu RL được kết nối và Q1 đang bật; Q2 đã tắt, điện áp bên

ngoài +Vx sẽ chảy đến Q1 qua RL. Q2 khơng có dịng điện và đầu ra Y = 1. Ngược

lại, nếu Q1 bị tắt và Q2 đang bật, +Vx sẽ chảy đến Q2 và Y = 0. Khơng có dịng điện

lớn nào được tạo ra bởi trong nội bộ IC, vì dòng điện sẽ đi qua tải.

</div>
(171)<div class='page_container' data-page=171>

IC TTL với chức năng thu mở bao gồm 7401, 7403, 7405 và 7409. IC 7406 và
7407 có bộ thu mở cũng như chức năng đệm/điều khiển và có thể chịu được điện áp
30V hoặc cao hơn. Tham khảo mạch ở Hình 5.16 cho IC 7406.

Hình 5.16. Cấu trúc IC 7406

5.5.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.

2) Module thí nghiệm KL-33002.

3) Đồng hồ vạn năng.

4) Các jack và dây nối đi kèm bộ thí nghiệm.

5.5.4. Nội dung thí nghiệm

5.5.4.1. Mạch dịng điện/điện áp cao 
a) Trình tự thí nghiệm

Hình 5.17. Mạch điện áp/dịng điện cao

</div>
(172)<div class='page_container' data-page=172>

SW1 dữ liệu; đầu ra F1 tới đèn L1. Đo điện áp đầu ra và quan sát trạng thái của L1

tại A = “0” và A = “1”. Ghi lại các kết quả vào trong Bảng 5.6a.

- Bước 2: Chèn một ghim mạch kết nối giữa F1 và R1. Kết nối đầu vào C với

nguồn điện có thể điều chỉnh và đặt đầu ra về giá trị cực đại của nó. A và F1 vẫn

được kết nối với SW1 và L1 tương ứng. Đo điện áp tại F1 và quan sát trạng thái của

L1 tại A = 0 và A = 1. Ghi lại các kết quả vào trong Bảng 5.6b.

- Bước 3: Tháo ghim mạch kết nối giữa F1 và R1. Chèn nó giữa F1 và R2 để sử

dụng bóng đèn làm tải. Các kết nối khác vẫn giữ nguyên. Quan sát trạng thái của L1.

Ghi lại các kết quả vào trong Bảng 5.6c.

b) Kết quả thí nghiệm

Bảng 5.6. Kết quả thí nghiệm mạch điện áp/dịng điện cao 
A VF1(V) L1

0
1

a)

A VF1(V) L1

0
1

b)

A L1

0
1

c) 
5.5.4.2. Xây dựng một cổng AND từ cổng thu - mở

a) Trình tự thí nghiệm

a) b)

Hình 5.18. Xây dựng cổng AND từ cổng thu-mở

- Bước 1: Chèn các ghim mạch kết nối theo Hình 5.18a. Mạch tương đương

</div>
(173)<div class='page_container' data-page=173>

- Bước 2: Kết nối đầu vào A, B tới SW0, SW1; đầu ra F3 đến L1.

- Bước 3: Đo điện áp tại F3 và quan sát trạng thái của L1. Ghi lại các kết quả

vào trong Bảng 5.7.

b) Kết quả thí nghiệm

Bảng 5.7. Kết quả thí nghiệm xây dựng một cổng AND từ cổng thu - mở 
A(SW0) B(SW1) VF3 (V) L1

0 0

0 1

1 0

1 1

Mạch này hoạt động như một cổng………..

5.5.5. Thảo luận kết quả thí nghiệm

- Cổng thu mở sẽ ở trạng thái “mở” và khơng có chức năng logic nếu khơng có
bất kỳ điện trở hoặc tải bên ngồi nào.

- Các điện trở bên ngoài kết nối với một cổng thu mở có thể được kết nối với
điện áp bất kỳ miễn là nó nằm trong giới hạn của mạch.

- Nếu đầu ra của cổng thu mở được kết nối song song, nó sẽ đóng vai trị như
một cổng AND.

5.5.6. Câu hỏi và bài tập vận dụng

5.5.6.1. Câu hỏi

CH5.32. IC được đánh dấu bằng O.C. là:

A. Có thể chịu được điện áp

cao B. có thể chịu được dịng điện q tải C. Cổng thu-mở

CH5.33. Những cổng nào có đầu vào của chúng có thể được kết nối nối tiếp?

A. Cổng TTL B. Cổng CMOS C. Cổng 3 trạng thái D. Tất cả các cổng

trên

CH5.34. Một cổng thu-mở khơng có tải bên ngồi ở trạng thái nào?

</div>
(174)<div class='page_container' data-page=174>

CH5.35. Đầu ra F của mạch điện đã cho là:

B. A + B
C. A.B

CH5.36. Nếu điện áp định mức cho một IC và một cổng thu mở là 5V và 30V

tương ứng, điện áp tải bên ngồi là gì?

A. Ít nhất 5V B. Ít nhất 10V C. Tối đa 30V

5.5.6.2. Bài tập

BT5.10. Xây dựng một cổng đảo với bốn cổng thu-mở. Kết nối đầu ra song song.

Đặc điểm của mạch này là gì?

5.6. Mạch cổng 3 trạng thái

5.6.1. Mục tiêu

Khảo sát các đặc tính và ứng dụng của các cổng 3 trạng thái.

5.6.2. Tóm tắt lý thuyết

Sơ đồ và biểu tượng của một cổng 3 trạng thái (tristate) được thể hiện trong
Hình 5.19. Cấu trúc của cổng tristate về cơ bản giống như các cổng logic khác, với

việc bổ sung một transistor Q5 và Diode D1, D2 để điều khiển ba trạng thái. Cái gọi

là “ba trạng thái” là “0”; “1” và “X” để “mở”.

a) Cấu trúc b) Ký hiệu

Hình 5.19. Cổng 3 trạng thái (Tristate gate)

Khi đầu vào điều khiển C của Q5 là “1”, Q5 được bật, Q3 được nối đất qua

D1 và Q5 để Q3 tắt. Nếu Q3 tắt, Q2 và Q1 cũng sẽ tắt. Đầu ra F là “nổi” vì khơng

</div>
(175)<div class='page_container' data-page=175>

Cổng tristate sẽ hoạt động đúng khi Q5 tắt và C = “0” vì D1 và D2 khơng thể

nối đất qua Q5. Q1, Q2 và Q3 sẽ được bật và cổng sẽ hoạt động theo trạng thái của

đầu vào A và B. Đầu ra F sẽ là “0” hoặc “1”.

Trạng thái “mở” bổ sung của các cổng tristate làm cho nó lý tưởng cho việc
truyền dữ liệu. Hình 5.20 cho thấy một sơ đồ truyền hai chiều với các cổng tristate
U1 và U2. Kích hoạt U1 ở “1” và U2 kích hoạt ở “0”.

Hình 5.20. Sơ đồ truyền dữ liệu hai chiều

Khi C = “1”, U1 truyền dữ liệu từ A đến B và U2 đang mở.
Khi C = “0”, U2 truyền dữ liệu từ B đến A và U1 đang mở.

Cổng tristate cũng có thể được kết nối song song nhưng chỉ có thể kích hoạt
một cổng tại một thời điểm. Ngắn mạch sẽ xảy ra nếu có nhiều hơn một cổng được
kích hoạt tại một thời điểm. Hình 5.21 cho thấy các cổng tristate được kết nối song
song hoạt động như một bộ ghép kênh.

Hình 5.21. Xây dựng bộ ghép kênh từ tristate

Các cổng tristate đặc biệt hữu ích trong các mạch với đầu ra song song, chẳng
hạn như các mạch mở rộng bộ nhớ và các mạch điều khiển song song.

Cổng CMOS tristate được thể hiện trong Hình 5.22. Ngun tắc hoạt động của
nó được mơ tả dưới đây.

</div>
(176)<div class='page_container' data-page=176>

(1) Khi DISABLE = “0”, các cổng NOR và NAND đều được điều khiển bởi

đầu vào Din.

Khi Din = “0”, đầu ra của cổng NAND là “1”; Q1 = tắt.

Khi Din = “0”, đầu ra của cổng NOR là “1”; Q2 = trên; Dout = “0”.

Khi Din = “1”, đầu ra của cổng NAND là “0”; Q1 = vào.

Khi Din = “1”, đầu ra của cổng NOR là “0”; Q2 = tắt; Dout = “1”.

Đầu ra Dout chấp nhận dữ liệu từ đầu vào Din.

(2) Khi DISABLE = “1”, đầu ra của cổng NOR sẽ giữ nguyên “0”; dữ liệu tại

Din sẽ không được gửi đến đầu ra của NOR và Q2 vẫn tắt; đầu ra của NAND vẫn là

“0”. Dữ liệu tại Din sẽ khơng ảnh hưởng đến tích số nên Q1 sẽ tiếp tục giảm. Vì cả

Q1 và Q2 đều bị tắt, đầu ra Dout sẽ được thả trôi.

5.6.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33003.

3) Đồng hồ vạn năng

4) Các jack và dây nối đi kèm bộ thí nghiệm.

5.6.4. Nội dung thí nghiệm

5.6.4.1. Đo bảng chân lý 
a) Trình tự thí nghiệm

a) b)

</div>
(177)<div class='page_container' data-page=177>

- Bước 1: Gắn các ghim mạch theo như Hình 5.23a.

- Bước 2: Kết nối đầu vào A, E1 tới chuyển mạch dữ liệu SW0, SW1. Theo

các chuỗi đầu vào trong Bảng 5.8a, đo và ghi lại đầu ra F1.

- Bước 3: Sử dụng dây dẫn kết nối, kết nối F1 với T1 để xây dựng mạch Hình

5.23b. Các đầu vào A, E1 vẫn được kết nối với SW0 và SW1. Thực hiện theo các

trình tự đầu vào trong Bảng 5.8b, ghi lại đầu ra F1 và các trạng thái của đèn LED

CR1, CR2. Ghi “1” nếu đèn LED sáng và “0” nếu đèn LED tắt. Nếu cả CR1 và CR2

đều bật, đầu ra F1 sẽ mở. (Điều gì sẽ xảy ra nếu U6a được sử dụng thay thế?).

b) Kết quả thí nghiệm

Bảng 5.8. Kết quả thí nghiệm đo bảng chân lý tristate 
Đầu vào Đầu ra

E1(SW1) A(SW0) F1

0 0

0 1

1 0

1 1

a)

Đầu vào Đầu ra 
E1(SW1) A(SW0) F1 CR1 CR2

0 0

0 1

1 0

1 1

b) 
5.6.4.2. Xây dựng một cổng AND với cổng 3 trạng thái

a) Trình tự thí nghiệm

a) b)

</div>
(178)<div class='page_container' data-page=178>

- Bước 1: Xây dựng mạch theo Hình 5.24a.

- Bước 2: Kết nối đầu vào A đến SW0; E1 đến SW1; B đến SW2; E2 đến SW3.

Đặt E1 = E2 = “1” (SW1 và SW3). Thực hiện theo các trình tự đầu vào trong Bảng

5.9a, đo và ghi lại điện áp giữa F1 và TP1.

- Bước 3: Đo điện áp trên R1 khi E1 ≠ E2 và A ≠ B. Có điện áp nào không hạ

qua R1?

- Bước 4: Kết nối đầu vào E1 ~ E4 với nhau và chèn các ghim mạch kết nối

theo Hình 5.24b. Thay đổi đầu vào ngẫu nhiên, quan sát đầu ra tại F. Đầu vào nào
xác định đầu ra? Ghi lại kết quả quan sát vào trong Bảng 5.9b.

b) Kết quả thí nghiệm

Bảng 5.9. Kết quả thí nghiệm xây dựng cổng AND từ tristate

5.6.4.3. Mạch truyền dẫn hai chiều 
a) Trình tự thí nghiệm

- Bước 1: Chèn các ghim mạch theo Hình 5.25a để xây dựng mạch truyền hai

chiều như trong Hình 5.25b.

- Bước 2: Kết nối F4 và F6 với các đèn LED L4 và L6. Kết nối E4 (E4 = E5) với

SW0. Sử dụng SW1 để điều khiển đầu vào.

Quan sát L4 (F4) khi SW0 = “1” và SW1 được kết nối với D. Đáp ứng của F4

nếu D thay đổi từ “1” đến “0” đến “1” là gì?

Quan sát L6 (F6) khi SW0 = “0” và SW1 được kết nối với B. Phản ứng của F6

nếu B thay đổi từ “1” đến “0” đến “1” là gì?

INPUTE1=E2=“1” OUT E1 E2 E3 E4 F 
B(SW2) A(SW1) VTP1-F1(V) 1 0 0 0

0 0 0 1 0 0

0 1 0 0 1 0

1 0 0 0 0 1

1 1

</div>
(179)<div class='page_container' data-page=179>

a) b)

Hình 5.25. Mạch truyền số liệu hai chiều

b) Kết quả thí nghiệm

Trạng thái của F4 khi D thay đổi từ “1” đến “0” đến “1”:………

Trạng thái của F6 khi B thay đổi từ “1” đến “0” đến “1”:………

5.6.5. Thảo luận kết quả thí nghiệm

- Cổng tristate rất giống với cổng thu mở nhưng chỉ có một cổng có thể được
kích hoạt tại một thời điểm nếu cổng tristate được kết nối song song.

- Cổng tristate có thể được kích hoạt bằng “0” hoặc “1”.

- Khơng giống như cổng thu mở, cổng tristate không cần điện trở bên ngoài
hoặc tải để hoạt động.

- Cổng tristate được sử dụng trong các mạch phức tạp như mạch bộ nhớ;
chuyển mạch đăng ký; mạch ghép kênh và bộ tách kênh. Thông thường chúng được
kết nối song song và chỉ có một cổng được kích hoạt tại một thời điểm.

5.6.6. Câu hỏi và bài tập vận dụng

CH5.37. Khi các cổng tristate được kết nối song song, câu nào sau đây là đúng?

A. Một số cổng được kích hoạt cùng một lúc.

B. Chỉ có một cổng được kích hoạt tại một thời điểm.

C. Số lượng cổng được kích hoạt cùng một lúc không bị giới hạn.

CH5.38. Cổng nào sau đây có thể được kết nối song song?

</div>
(180)<div class='page_container' data-page=180>

CH5.39. Cổng nào sau đây thường được sử dụng với các mạch bộ nhớ?

A. Tristate B. Cổng thu-mở C. Cổng có đầu ra kiểu song song

CH5.40. Ký hiệu của cổng tristate là:

A. B. C.

CH5.41. Trạng thái nào áp dụng cho mạch đã cho khi C = “0”?

A. A truyền dữ liệu tới B.
B. B truyền dữ liệu tới A.

C. Đầu ra ở trạng thái trở kháng cao (“hở-treo”).

CH5.42. Cổng tristate tắt khi đầu vào điều khiển có:

A. Trạng thái trở kháng cao B. “1” C. “0”

CH5.43. Cổng nào sau đây có trạng thái “trơi nổi” và khơng u cầu điện trở bên

ngoài ở đầu ra?

A. Cổng tristate B. Cổng thu-mở C. Cổng Schmitt

TÀI LIỆU THAM KHẢO BÀI 5

</div>
(181)<div class='page_container' data-page=181>

Bài 6

MẠCH LOGIC TỔ HỢP ỨNG DỤNG 
6.1. Mạch so sánh

6.1.1. Mục tiêu

Xây dựng mạch so sánh số nhị phân. Thơng qua đó phân tích nguyên lý làm
việc của mạch.

6.1.2. Tóm tắt lý thuyết

Để thực hiện bất kỳ một phép so sánh nào đó, u cầu phải có ít nhất hai số.
Dạng so sánh đơn giản nhất có hai đầu vào. Nếu hai đầu vào được gọi là A và B,
có ba đầu ra có thể có: A > B; A = B; A < B. Hình 6.1 cho thấy sơ đồ và biểu
tượng của một bộ so sánh 1 bit.

a) Sơ đồ nguyên lý b) Sơ đồ khối

Hình 6.1. Mạch so sánh số nhị phân 1 bit

Trong các ứng dụng thực tế, bộ so sánh 4 bit được sử dụng thường xuyên nhất.
IC so sánh 4 bit xác định đầu vào lớn hơn hoặc ít hơn bao gồm TTL 7485 và CMOS
4063. TTL 74689 là một IC chỉ so sánh xem đầu vào có bằng nhau hay khơng.

a) Sơ đồ nguyên lý b) Sơ đồ khối

</div>
(182)<div class='page_container' data-page=182>

Trong bộ so sánh 4 bit (Hình 6.2), mỗi bit đại diện cho 20, 21, 22, 23. So sánh

sẽ bắt đầu từ bit cao nhất (23). nếu đầu vào A cao hơn đầu vào B ở bit 23 thì đầu ra

“A> B” sẽ ở trạng thái cao.

Nếu A và B bằng nhau ở bit 23, thì việc so sánh sẽ được thực hiện ở bit kế tiếp

(22). Nếu vẫn khơng có kết quả tại bit này, quá trình này được lặp lại một lần nữa ở

bit tiếp theo. Tại bit thấp nhất (20), nếu đầu vào vẫn bằng nhau thì đầu ra “A = B” sẽ

ở mức cao.

6.1.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33002.

3) Các jack và dây nối đi kèm bộ thí nghiệm.

6.1.4. Nội dung thí nghiệm

6.1.4.1. Xây dựng mạch so sánh từ cổng logic cơ bản 
a) Trình tự thí nghiệm

b) Sơ đồ gắn ghim mạch c) Sơ đồ ngun lí

Hình 6.3. Mạch so sánh 1 bit

- Bước 1: Chèn các ghim mạch theo như Hình 6.3a. Các IC U3a, U3b, U3c,

U4a, U4b, U4c và U5 được sử dụng để xây dựng mạch so sánh hai số nhị phân 1
bit như ở Hình 6.3b.

- Bước 2: Các đầu vào sẽ lật trạng thái khi điện áp ở mức cao. Kết nối A, B với

các chuyển mạch SW1 và SW2. Các đầu ra sẽ lật trạng thái khi điện áp ở mức thấp.

Kết nối tương ứng các đầu ra F1, F2, F5 với các đèn LED hiển thị L1, L2, L5.

- Bước 3: Theo trình tự các đầu vào trong Bảng 6.1. Ghi lại trạng thái các

</div>
(183)<div class='page_container' data-page=183>

b) Kết quả thí nghiệm

Bảng 6.1. Kết quả thí nghiệm mạch so sánh 1 bit

INPUT OUTPUT RESULT

SW2(B) SW1(A) F1 F2 F3

0 0 A = B

0 1 A > B

1 0 A < B

1 1 A = B

6.1.4.2. Xây dựng mạch so sánh với TTL IC 
a) Trình tự thí nghiệm

- Bước 1: Trong phần thí nghiệm này sẽ sử dụng IC 7485 trên khối d của

module KL-3302. Sơ đồ chân và bảng chân lý được cho ở Hình 6.5.

Hình 6.4. Mạch so sánh 4 bit dùng IC 7485

</div>
(184)<div class='page_container' data-page=184>

- Bước 2: Kết nối đầu vào (A > B) tới SW1 và F1, (A=B) tới SW2 và F2, (A <

B) tới SW3 và F3. Kết nối các chân A1 ~ A4, B1 ~ B4 của IC 7458 tới các đầu ra của

chuyển mạch tròn trên bảng mạch KL-31001.

- Bước 3: Giả sử đầu vào A1 ~ A4 = As, B1 ~ B4 = Bs và As = Bs, theo các đầu

vào trong Bảng 6.2, ghi lại các kết quả đầu ra.

- Bước 4: Đặt SW3 ở vị trí “0”; SW2 ở vị trí “1”; SW1 ở vị trí “0”. Quan sát

và ghi lại kết quả đầu ra theo các điều kiện sau:
+ As > Bs;

+ As = Bs;

+ As < Bs.

- Bước 5: Tháo A1 ~ A4 và B1 ~ B4 khỏi các cơng tắc chuyển mạch trịn và kết

nối chúng với các công tắc DIP1.0 ~ DIP1.3 và DIP2.0 ~ DIP 2.3 tương ứng. Lặp
lại bước 4. Kết quả có khác với bước 4 khơng?

b) Kết quả thí nghiệm

Bảng 6.2. Kết quả thí nghiệm mạch so sánh 4 bit dùng IC 7485 
Đầu vào

Đầu ra 
SW3 SW2 SW1

A>B A=B A A A=B A>B

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 1

6.1.5. Thảo luận kết quả thí nghiệm

</div>
(185)<div class='page_container' data-page=185>

- 7485 là bộ so sánh 4 bit. Đầu vào nối tiếp A > B; A = B; A < B là kết quả
của các so sánh bit thấp. Đầu vào nối tiếp khơng có hiệu lực trừ khi các bit cao
bằng nhau.

6.1.6. Câu hỏi và bài tập vận dụng

6.1.6.1. Câu hỏi

CH6.1. Bộ so sánh 1 bit có số đầu vào:

A. 2 B. 3 C. 1

CH6.2. Số trạng thái đầu ra lớn nhất của một bộ so sánh 1 bit có thể có:

A. 1 B. 2 C. 3

CH6.3. Số trạng thái đầu ra lớn nhất của một bộ so sánh 4 bit có thể có:

A. 1 B. 2 C. 3

CH6.4. 7485 là một:

A. Bộ so sánh 2 bit B. Bộ so sánh 4 bit C. Bộ so sánh 8 bit

CH6.5. Nếu kết quả so sánh ở bit cao nhất của bộ so sánh 4 bit có một đầu vào lớn

hơn tất cả các đầu vào khác, đầu ra nào sẽ ở trạng thái cao?

A. “>” B. “<” C. Phụ thuộc vào so sánh ở bit thấp hơn

CH6.6. Trong điều kiện nào một bộ so sánh sẽ có đầu ra “=”?

A. Bit lớn nhất bằng nhau B. Bit nhỏ nhất bằng nhau C. Các bit đều bằng nhau

6.1.6.2. Bài tập

BT6.1. Xây dựng một bộ so sánh 8 bit với hai 7485s. Sử dụng công tắc DIP để điều

khiển bộ so sánh.

BT6.2. Các đầu ra sẽ bị ảnh hưởng như thế nào nếu nhiều hơn một đầu vào của

7485 là “1” đồng thời?

BT6.3. Cổng nào cung cấp giải pháp đơn giản nhất để so sánh các số 2 bit? 
6.2. Mạch cộng

6.2.1. Mục tiêu

</div>
(186)<div class='page_container' data-page=186>

- Xây dựng các bộ HA, FA sử dụng các cổng logic cơ bản và IC.

6.2.2. Tóm tắt lý thuyết

Các bộ cộng có thể được chia thành “Bộ cộng nửa” (HA) và “Bộ cộng đầy đủ”
(FA). Bộ HA tuân theo các quy tắc cộng nhị phân và chỉ xem xét việc cộng số nhị
phân 1 bit. Kết quả của việc cộng là “số nhớ (carry)” và “tổng (sum)”. Trong phép
cộng số nhị phân, “số nhớ” được tạo ra khi tổng của hai số lớn hơn 1. Tham khảo

nguyên tắc cộng nhị phân ở bên dưới:

Khi “1” và “1” được cộng, tổng là 0 và số nhớ là 1. Bộ cộng nửa được giới
hạn ở việc cộng các số 1 bit.

a) HA b) FA

Hình 6.6. Bộ cộng nhị phân

Hình 6.7. Bộ cộng 4 bit song song

Bộ cộng đầy đủ có thể thực hiện các phép cộng đối với các số lớn hơn 1 bit.
Nó có thể được xây dựng bằng cách sử dụng hai bộ HA. Hình 6.6a và Hình 6.6b
cho thấy các mạch cộng nửa và mạch cộng đầy đủ và các ký hiệu tương ứng.

Để thực hiện việc cộng các số lớn hơn 2 bit, có thể sử dụng các HA kết nối
như trong Hình 6.7 để tạo ra các tổng đồng thời.

Tuy nhiên, tổng của bộ cộng tiếp theo sẽ được tính chỉ sau khi số nhớ của bộ

cộng trước đó đã được tính. Ví dụ, trong Hình 6.7, tổng của FA2 sẽ khơng tính, trừ

</div>
(187)<div class='page_container' data-page=187>

Khi FA1 thực hiện cộng A1 với B1, một tổng S1 và một số nhớ C1 được tạo ra.

C1 sẽ được cộng thêm vào A2 và B2 được cộng bởi FA2, tạo ra một tổng S2 và một

số nhớ C2. Trong trường hợp Hình 6.7, tổng của bốn bộ cộng khơng tính cùng một

lúc, làm trễ dần quá trình cộng. Sự chậm trễ này có thể được loại bỏ bằng cách sử
dụng bộ cộng trước (Look-Ahead).

Những bộ cộng sau không phải đợi bộ cộng trước đó tính, trước khi thực hiện
phần cộng tiếp theo. Trong biểu thức Boolean, chúng ta giả sử:

Pi = Ai  Bi

Gi = Ai. Bi

Các đầu ra và thực hiện có thể được thể hiện như sau:
Si = Pi  Ci

Ci+1 = Gi + PiCi

Gi được gọi là “số nhớ tổng cộng”. Khi Ai và Bi đều là “1”, Gi là “1” và không

liên quan đến số nhớ đầu vào.

Pi được gọi là “số nhớ truyền tải”, liên quan đến truyền tải giá trị nhớ giữa

Ci và Ci +1. Nếu chúng ta thay thế chức năng của mỗi tầng bằng số nhớ trước đó,

chúng ta sẽ nhận được:
C2 = G1 + P1.C1

C3 = G2 + P2.C2 = G2 + P2.G1 + P2.P1.C1

C4 = G3 + P3.C3 = G3 + P3.P2.G1 + P3.P2.P1.C1

Hình 6.8. Cấu trúc bộ cộng trƣớc (Look-Ahead)

</div>
(188)<div class='page_container' data-page=188>

Bộ cộng nhị phân có thể được chuyển đổi thành bộ cộng BCD. Vì BCD có 4
bit với số lớn nhất là 9 không nhớ; và số nhị phân 4 bit lớn nhất tương đương với
giá trị 15 ở hệ 10, có 6 tổ hợp nhị phân giữa bộ cộng nhị phân và bộ cộng BCD.
Trong các điều kiện sau, 6 tổ hợp này phải được thêm vào khi bộ cộng nhị phân
được sử dụng để thêm mã BCD:

1. Khi có số nhớ bất kỳ;
2. Khi tổng lớn hơn 9.

Nếu thứ tự ưu tiên là S8, S4, S2, S1 và tổng lớn hơn 9 thì S8.S4 + S8.S2. Nếu có

số nhớ nào có liên quan, giả định rằng số nhớ là CY thì 6 tổ hợp nhị phân này phải

được cộng thêm: CY + S8.S4 + S8.S2.

Hình 6.9 biểu diễn một bộ cộng BCD 4 bit.

Hình 6.9. Cấu trúc bộ cộng trƣớc (Look-Ahead)

6.2.3. Thiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33003, KL-33004.
3) Đồng hồ vạn năng.

4) Các jack và dây nối đi kèm bộ thí nghiệm.

6.2.4. Nội dung thí nghiệm

</div>
(189)<div class='page_container' data-page=189>

a) Trình tự thí nghiệm

Hình 6.10. Mạch cộng nửa tổng HA Hình 6.11. Mạch nguyên lý HA

- Bước 1: Gắn ghim mạch như ở Hình 6.10, sử dụng U2a và U3a để lắp ráp

mạch nửa tổng như Hình 6.11. Kết nối với nguồn +5Vcc.

- Bước 2: Kết nối các đầu vào A và B tới chuyển mạch dữ liệu SW0 và SW1.

Kết nối các đầu ra F1 và F2 tới LED hiển thị L1 và L2. Với các trạng thái của A và B

trong Bảng 6.3, ghi lại trạng thái các đầu ra. Xác định đầu ra nào là tổng và đầu ra
nào là số nhớ?

- Bước 3: Lắp ráp lại mạch theo như Hình 6.12a để xây dựng mạch cộng đầy

đủ có sơ đồ nguyên lý như trong Hình 6.12b.

Kết nối A, B, C tới SW1, SW2 và SW3. A và B là các số hạng cịn C là số nhớ

trước đó. Kết nối F3 tới L3, F5 tới L5. Với các tổ hợp đầu vào trong Bảng 6.4, ghi lại

trạng thái các đầu ra. Xác định đầu ra nào là tổng và đầu ra nào là số nhớ?

a) Sơ đồ gắn ghim mạch b) Sơ đồ nguyên lý

</div>
(190)<div class='page_container' data-page=190>

b) Kết quả thí nghiệm

Bảng 6.3. Mạch HA 
Đầu vào Đầu ra

SW1(B) SW0(A) F1 F2

0 0

0 1

1 0

1 1

Bảng 6.4. Mạch FA

Đầu vào Đầu ra 
SW3(C) SW2(B) SW1(A) F3 F5

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

6.2.4.2. Xây dựng bộ cộng đầy đủ từ IC 
a) Trình tự thí nghiệm

Hình 6.13. Mạch cộng đầy đủ dùng IC

- Bước 1: Sử dụng IC U5 trên khối b của module KL-33004 với chức năng

như một mạch cộng 4 bit (Hình 6.13). Kết nối Y5 tới “0”, sao cho cổng XOR U6a ÷

</div>
(191)<div class='page_container' data-page=191>

- Bước 2: Kết nối tương ứng các đầu vào X0 ÷ X3 tới chuyển mạch DIP 2.0 ÷

2.3; Y0 ÷ Y3 tới DIP 1.0 ÷ 1.3. Kết nối F1, 0, 1, 2, 3 tới L1 ÷ L5. Với các tổ hợp

đầu vào trong Bảng 6.5, ghi lại giá trị của F1 và các ở hệ 16.

X = X3X2X1X0; Y = Y3Y2Y1Y0;  = 3210

b) Kết quả thí nghiệm

Bảng 6.5. Kết quả thí nghiệm mạch cộng 4 bit 
Đầu vào Đầu ra

Y X  F1 (Số nhớ)

0 0

0 1

0 6

0 9

0 F

1 3

1 6

1 8

3 6

4 8

4 F

8 7

9 9

A B

C E

</div>
(192)<div class='page_container' data-page=192>

6.2.4.3. Mạch bộ phát và cộng nhớ tốc độ cao 
a) Trình tự thí nghiệm

- Bước 1: U3 (74LS182) trên khối a của module KL-33003 được sử dụng để

xây dựng một mạch phát và cộng nhớ tốc độ cao. Sơ đồ khối của IC 74LS182 cho ở
Hình 6.14a và Hình 6.14b là sơ đồ logic.

- Bước 2: Kết nối đầu vào A0 ~ A3 tới công tắc DIP 1.0 ~ 1.3; B0 ~ B3 tới

DIP 2.0 ~ 2.3, G và P được kích hoạt bằng “0”.

Nếu Cn = 0:

Theo trình tự các đầu vào ở trong Bảng 6.6, ghi lại trạng thái các đầu ra.

a) Sơ đồ khối b) Sơ đồ logic

</div>
(193)<div class='page_container' data-page=193>

b) Kết quả thí nghiệm

Bảng 6.6. Kết quả thí nghiệm mạch phát và nhớ tốc độ cao

Đầu vào Đầu ra

B3 B2 B1 B0 A3 A2 A1 A0 Cn+x Cn+y Cn+z G P

0 0 0 1 0 0 0 1

0 0 1 0 0 0 1 0

0 0 0 0 0 0 1 0

0 0 1 1 0 0 1 1

1 0 1 0 1 0 0 0

1 1 1 0 1 1 1 1

1 1 1 1 1 1 0 1

0 1 1 1 0 1 1 0

1 0 0 1 0 1 0 1

6.2.4.4. Mạch cộng mã BCD 
a) Trình tự thí nghiệm

- Bước 1: Mạch được hiển thị trong Hình 6.15a sẽ hoạt động như một bộ cộng

mã BCD (Hình 6.15b là mạch tương đương). Kết nối đầu vào X0~X3 tới DIP

1.0~1.3; Y0~Y3 đến DIP 2.0~2.3; Y5 đến “0”.

- Bước 2: U5 và U9 là 7483 bộ cộng BCD 4 bit tính trước, kết nối đầu ra

F8~F11 của U5 với từng đầu vào của thanh hiển thị 7 đoạn. F8~F11 cũng được kết nối

với L8~L11. Kết nối F1, F2 với L1, L2.

Kết nối đầu ra F4~F7 của U9 với thanh hiển thị 7 đoạn khác. Cũng kết nối

</div>
(194)<div class='page_container' data-page=194>

a) b)

Hình 6.15. Bộ cộng mã BCD

- Bước 3: F11~F8 là tổng của X0~X3 cộng với Y0~Y3, trong khi F1 là số nhớ.

Thực hiện theo các chuỗi đầu vào cho X0~X3 và Y0~Y3 trong Bảng 6.7 và ghi lại

các kết quả đầu ra.

- Bước 4: Kết nối đầu vào X0~X3, Y0~Y3 vào nút xoay công tắc và đầu ra F7~F4

đến thanh hiển thị 7 đoạn. Điều chỉnh đầu vào ngẫu nhiên và quan sát đầu ra.

b) Kết quả thí nghiệm

Bảng 6.7. Kết quả thí nghiệm mạch cộng mã BCD

Đầu vào Đầu ra (U5) Tổng cuối (U9) 
X3 X2 X1 X0 Y3 Y2 Y1 Y0 F1 F11 F10 F9 F8 F2 F3 F7 F6 F5 F4

</div>
(195)<div class='page_container' data-page=195>

Đầu vào Đầu ra (U5) Tổng cuối (U9) 
X3 X2 X1 X0 Y3 Y2 Y1 Y0 F1 F11 F10 F9 F8 F2 F3 F7 F6 F5 F4

0 0 1 0 1 0 0 0
0 0 1 1 0 1 1 0
0 1 0 0 0 0 1 0
0 1 0 0 0 1 0 1
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
0 1 1 1 1 0 0 1
1 0 0 0 1 0 0 1

1 0 0 1 1 0 0 1
1 0 1 0 1 0 1 0
1 0 1 0 1 0 1 1
1 0 1 0 1 1 0 0
1 0 1 1 1 1 1 0
1 1 1 1 1 1 1 1

Trạng thái các đầu ra F7~F4 khi điều chỉnh ngẫu nhiên các đầu vào X0~X3,

Y0~Y3:

...
...

6.2.5. Thảo luận kết quả thí nghiệm

- Bộ cộng có thể được phân loại thành “bộ cộng nửa” và “bộ cộng đầy đủ”.
- Bộ cộng nhị phân có thể được chuyển đổi thành bộ cộng mã BCD.

</div>
(196)<div class='page_container' data-page=196>

6.2.6. Câu hỏi và bài tập vận dụng

CH6.7. Mạch nào có thể được xây dựng từ một cổng XOR và một cổng AND?

A. Bộ trừ toàn phần B. Bộ cộng nửa C. Bộ cộng toàn phần

CH6.8. FA là từ viết tắt của?

A. Bộ trừ toàn phần B. Bộ cộng nửa C. Bộ cộng toàn phần

CH6.9. Mạch nào có thể được xây dựng từ một cổng XOR và một cổng AND?

A. Bộ trừ toàn phần B. Bộ cộng nửa C. Bộ cộng toàn phần

CH6.10. Đối với bộ cộng nửa nếu S = AB, C = A.B, S có thể được biểu thị bằng:

A. B. S = AB + AB C.

CH6.11. Đối với bộ cộng đầy đủ, với S là tổng cuối, C là số nhớ. Nếu các đầu vào

A, B và số nhớ trước đó đều bằng “1” thì:

A. C = 1, S = 1 B. C = 0, S = 1 C. C = 1, S = 0

CH6.12. Các phương trình sau đây là đúng cho các đầu vào A, B, tổng S và C?

A. B. S = A + B, C = A.B C. S = A  B, C = A.B

CH6.13. Câu nào sau đây đúng với BCD?

A. Nó khơng thể được thực hiện bằng cách sử dụng cộng nhị phân.

B. Nó có thể được thực hiện bằng cách sử dụng cộng nhị phân nhưng phải được bù
thêm các tổ hợp nhị phân.

C. Một mạch cộng thập phân mới phải được thiết kế.

6.3. Mạch trừ

6.3.1. Mục tiêu

- Khảo sát nguyên lý hoạt động của các mạch cộng trừ nửa (Half Subtractor)
và mạch trừ đầy đủ (Full Subtractor).

- Xây dựng các bộ HS, FS sử dụng các cổng logic cơ bản và IC.

6.3.2. Tóm tắt lý thuyết

</div>
(197)<div class='page_container' data-page=197>

Phép trừ nhị phân thường được thực hiện bằng phần bù 2. Hai bước được yêu
cầu để có được bù 2 của một số nhị phân. Đầu tiên, bù 1 của số nhị phân nhận được
bằng cách đảo bit tương ứng, tức là “1” thành “0” và “0” thành “1”. Thứ hai, ta
cộng thêm “1” vào bit có trọng số nhỏ nhất của bù 1.

Nói chung phép trừ có thể thực hiện trực tiếp trừ hoặc cộng với số bù 2 của số
trừ. Do đó một bộ cộng cũng có thể được sử dụng như một bộ trừ.

Ví dụ: Bù 2 của phép trừ hai số (11)10 – (10)10?

Một số nhớ “1” được tạo ra trong phép trừ bổ sung của 2.

a) Bảng chân lý b) Sơ đồ logic

Hình 6.16. Bộ trừ nửa (HS)

Một nửa trừ đi thực hiện nhiệm vụ của nó trừ 1-bit tại một thời điểm bất kể
cho dù số bị trừ (minuend) là lớn hơn hoặc ít hơn so với số trừ (subtrahend). Sơ đồ
bảng và logic thực của bộ trừ nửa được thể hiện trong Hình 6.16. “Số mượn” từ
phép trừ trước đó khơng được tính đến.

</div>
(198)<div class='page_container' data-page=198>

Bộ trừ đầy đủ phải xem xét (các) số mượn từ các tầng trước. Bảng chân lý và
sơ đồ logic của nó được thể hiện trong Hình 6.17. Khi C = “0”, nó tương đương với

một bộ trừ nửa HS.

a) Bảng chân lý b) Sơ đồ logic

Hình 6.17. Bộ trừ đầy đủ (FS)

Từ một mạch cộng 4 bit, chúng ta có thể lắp ráp các mạch trừ đi từ 4 bit trở

lên. Hình 6.18 cho thấy mạch có chức năng kép cộng/trừ. Khi Bn-1 = “0”, phép cộng

được thực hiện và tất cả các cổng XOR hoạt động như bộ đệm. Khi Bn-1 = “1”, phép

trừ sẽ được thực hiện và tất cả các cổng XOR hoạt động như các cổng NOT. Đầu

vào Y sử dụng phần bù của 1 và thêm “1” từ Cin. Các đầu ra là Cn (số nhớ) và Bn (số

mượn), Cn và Bn phụ thuộc vào Bn-1.

Hình 6.18. Mạch cộng/trừThiết bị, vật tư thí nghiệm

1) Bộ thí nghiệm KL-31001 Digital Logic.
2) Module thí nghiệm KL-33004.

3) Các jack và dây nối đi kèm bộ thí nghiệm.

</div>
(199)<div class='page_container' data-page=199>

6.3.4.1. Mạch bộ trừ được xây dựng từ các cổng logic cơ bản 
a) Trình tự thí nghiệm

- Bước 1: Chèn các ghim mạch theo như Hình 6.19.

Hình 6.19. Bộ trừ nửa/trừ đầy đủ

- Bước 2: Kết nối các đầu vào A~C tới các chuyển mạch dữ liệu SW0~SW2.

Các đầu ra F1~F3 tới LED hiển thị L1~L3, F5 tới L5. Khi C = 0 mạch là một bộ trừ

nửa. F1 là số; F2 là hiệu số và F5 = F2; F4 = 0; F3 = F1. Khi C = 1, mạch là một bộ trừ

đầy đủ. F3 là đầu ra vay và F5 là đầu ra hiệu.

- Bước 3: Theo trình tự các đầu vào ở Bảng 6.8, ghi lại trạng thái các đầu ra. 
b) Kết quả thí nghiệm

Bảng 6.8. Kết quả thí nghiệm mạch HS/FS

6.3.4.2. Mạch đảo và trừ tồn phần 
a) Trình tự thí nghiệm

- Bước 1: Mạch điện trên khối b của module KL-33004 tương đương với mạch

cộng/trừ (Hình 6.20).

</div>
(200)<div class='page_container' data-page=200>

tới DIP 2.3 ÷ 2.0; Y5 tới SW0. Kết nối các đầu ra F1 tới L1; F11 ÷ F8 tới L11 ÷ L8. Để

thực hiện chức năng trừ, kết nối Y5 tới “1” (hoặc Cin của U5 = 1). Với các tổ hợp

đầu vào trong Bảng 6.9, ghi lại trạng thái các đầu ra.

Hình 6.20. Mạch cộng/trừ tồn phần

b) Kết quả thí nghiệm

Bảng 6.9. Kết quả thí nghiệm mạch cộng/trừ dùng IC

Đầu vào Đầu ra

X3 X2 X1 X0 Y3 Y2 Y1 Y0 F1 F11 F10 F9 F8

0 1 0 0 0 1 0 0

0 1 0 0 0 0 1 1

1 0 0 0 0 0 1 1

1 0 0 0 0 0 0 1

1 0 0 1 1 0 0 0

1 0 0 1 0 1 1 1

1 0 1 0 0 1 1 0

1 0 1 0 0 1 0 1

1 0 1 1 1 0 1 0

</div>

Bài giảng Hướng dẫn thí nghiệm kỹ thuật xung số

<b>THS. LÊ MINH ĐỨC </b>

<b>THS. LÊ MINH ĐỨC </b>

<b>BÀI GIẢNG </b>

<b>HƢ</b>

<b>ỚNG DẪN THÍ NGHIỆM </b>

<b>KỸ THUẬT XUNG SỐ </b>

1)

2)

3)

4)

5)

(1)

(2)

(3)

<i>Hình 3.18</i>

b.

Tài liệu liên quan

Tài liệu bạn tìm kiếm đã sẵn sàng tải về