ĐẠI HỌC QUỐC GIA TP. HCM
TRƯỜNG ĐẠI HỌC BÁCH KHOA
 
 
 
 

HOÀNG ĐĂNG CƯỜNG

THIẾT KẾ MẠCH TỔNG HỢP TẦN SỐ
TỐC ĐỘ CAOTRÊN FPGA
 

Chuyên ngành : Kỹ thuật điện tử
Mã số: 605270
 

 
 
LUẬN VĂN THẠC SĨ

 
 

TP. HỒ CHÍ MINH, tháng 11 năm 2012


Cơng trình được hồn thành tại: Trường Đại học Bách khoa –ĐHQG -HCM
Cán bộ hướng dẫn khoa học : TS. Trương Quang Vinh
Cán bộ chấm nhận xét 1 :TS. Lê Chí Thơng
Cán bộ chấm nhận xét 2 :TS. Hồng Trang

Luận văn thạc sĩ được bảo vệ tại Trường Đại học Bách Khoa, ĐHQG Tp.HCM
ngày 26 tháng 12 năm 2012
Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm:
1. PGS. TS. Nguyễn Hơng Liên
Chủ tịch Hội đồng
2. TS. Lê Chí Thơng
Phản biện 1
3. TS. Hồng Trang
Phản biện 2
4. TS. Trương Quang Vinh
Ủy viên
5. TS. Đỗ Hồng Tuấn
Thư ký
Xác nhận của Chủ tịch Hội đồng đánh giá luận văn và Trưởng Khoa quản lý
chuyên ngành sau khi luận văn đãđược sửa chữa (nếu có).
CHỦ TỊCH HỘI ĐỒNG

TRƯỞNG KHOA ĐIỆN - ĐIỆN TỬ


ĐẠI HỌC QUỐC GIA TP.HCM
TRƯỜNG ĐẠI HỌC BÁCH KHOA

CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
Độc lập - Tự do - Hạnh phúc

NHIỆM VỤ LUẬN VĂN THẠC SĨ
Họ tên học viên: Hồng Đăng Cường

MSHV: 10140004


Ngày, tháng, năm sinh:16/12/1981

Nơi sinh: Bình Định

Chuyên ngành: Kỹ thuật điện tử

Mã số : 605270

I. TÊN ĐỀ TÀI: Thiết kế mạch tổng hợp tần số tốc độ cao trên FPGA
II. NHIỆM VỤ VÀ NỘI DUNG: Nghiên cứu tổng quan về kỹ thuật tổng hợp tần số
trực tiếp, nghiên cứu ký thuật nén ROM, nghiên cứu giải thuật xấp xỉ đa thức hai
bảng ROM, thiết kế hệ thống tổng hợp tần số trên FPGA trên cơ sở thuật toán đã
nghiên cứu.
III. NGÀY GIAO NHIỆM VỤ : 06/02/2012
IV. NGÀY HOÀN THÀNH NHIỆM VỤ: 30/11/2012
V. CÁN BỘ HƯỚNG DẪN : TS. Trương Quang Vinh

Tp. HCM, ngày . . . . tháng .. . . năm 2014
CÁN BỘ HƯỚNG DẪN

TRƯỞNG KHOA ĐIỆN - ĐIỆN TỬ


LỜI CẢM ƠN
Qua một thời gian làm luận văn, được sự nhiệt tình giúp đỡ của thầy Trương
Quang Vinh và một số thầy trong khoa Điện – Điện tử, tôi đã hồn thành được luận
văn của mình. Trước tiên, tơi cũng xin gửi lời cảm ơn chân thành đến thầy Trương
Quang Vinh, người đã giúp đỡ, chỉ bảo tôi rất nhiều về ý tưởng đề tài, các giải pháp
về phần cứng và phần mềm và liên tục đôn đốc tôi làm kịp tiến độ. Qua đây, tôi cũng

bày tỏ lời cảm ơn đến các thầy, cô trong bộ môn Điện tử nói riêng và khoa Điện –
Điện tử nói chung, và các thầy, cơ Phịng đào tạo sau đại học đã giúp tơi chọn được
hướng đi đúng để hồn thành luận văn và đầy đủ các thủ tục để bảo vệ luận văn này.
Hoàng Đăng Cường
Tháng 11 năm 2012


TĨM TẮC LUẬN VĂN THẠC SỸ
Luận văn này trình bày tổng quan về tổng hợp tần số, đặc biệt đi sâu vào tổng
hợp tần số số trực tiếp. Luận văn trình bày các các thuật tốn nén ROM. Thực hiện và
mơ phỏng thuật tốn nén ROM xấp xỉ đa thức hai bảng (BTM) trên Matlab với kết
quả nén được 18 lần, độ sạch phổ 94 dBc. Đồng thời, luận văn cũng đã thiết kế một
hệ thống tổng hợp tần số trên nền cơ bản là KIT FPGA DE0-NANO với vi mạch
FPGA cyclone IV và KIT DAC AD9744 và nhúng thuật toán nén ROM vào FPGA.
Kết quả biên dịch trên Quartus của Altera cho tốc độ tối đa 315 MHz. Kết quả thực tế
hệ thống đã tổng hợp được tần số 1,5 MHz với sai số tần số 6 x 10-4. Hệ số méo của
tín hiệu trong dải âm tần đạt nhỏ hơn 0,04 %.
ABSTRACT
This thesis presents an overview of the frequency synthesizer, especially
going into the direct digital frequency synthesis. Thesis also presents overview of
the ROM compression algorithms. Implementation and simulation of two tables
polynomial approximation ROM compression algorithm (BTM) on Matlab with 18
times compression factor and 94 dBc Spurious-free dynamic range. At the same
time, the thesis was to design a system based frequency synthesizer is basically
KIT FPGA DE0-NANO with Cyclone IV FPGA and IC KIT AD9744 DAC and
ROM compression algorithm embedded into the FPGA. Results on Altera's
Quartus compiler for maximum speed is 315 MHz. Actual system output
frequency is 1.5 MHz with frequency error 6 x 10-4. Distortion factor of signals in
the frequency range is less than 0.04%.



LỜI CAM ĐOAN
Tơi xin cam đoan tồn bộ luận văn do tôi thực hiện, các số liệu trong luận văn
của các tác giả khác đã được ghi chú rõ ràng. Nếu có gì sai, tơi hồn tồn chịu trách
nhiệm.


1

MỤC LỤC
CHƢƠNG 1:

CƠ SỞ LÝ THUYẾT .......................................................................8

1.1

Tổng hợp tần số .............................................................................................8

1.2

Các phƣơng pháp tổng hợp tần số .................................................................8

1.3

Tổng hợp tần số tƣơng tự trực tiếp ................................................................8

1.4

Tổng hợp tần số dùng vịng khóa pha............................................................9


1.5

Tổng hợp tần số dùng vịng lặp trễ pha DLL ..............................................11

1.6

Tổng hợp tần số số trực tiếp ........................................................................12

1.6.1

Khả năng điều chế của hệ thống DDFS ................................................16

1.6.2

Khả năng điều chế QAM ......................................................................17

1.7

Nhƣợc điểm của DDFS: ..............................................................................19

1.7.1

Nhiễu do sai số lƣợng tử mẫu pha ........................................................20

1.7.2

Sai số lƣợng tử mẫu biên độ đƣợc lƣu trong ROM ..............................20

1.7.3


Sai số do DAC ......................................................................................21

1.7.4

Nhiễu pha của tín hiệu clock ................................................................24

1.7.5

Sai số bộ lọc ..........................................................................................25

CHƢƠNG 2:

CÁC PHƢƠNG PHÁP NÉN ROM ...............................................26

2.1

Nhƣợc điểm của DDS ..................................................................................26

2.2

Phƣơng pháp chia pha .................................................................................26

2.3

Phƣơng pháp nén vi sai biên độ - pha .........................................................29

2.4

Các trúc sửa đổi từ cấu trúc Sunderland ......................................................30


2.5

Kiến trúc Nicholas .......................................................................................32

2.6

Phƣơng pháp xấp xỉ chuỗi Taylor ...............................................................34

2.7

Phƣơng pháp quay góc ................................................................................36

2.8

Phƣơng pháp xấp xỉ đa thức ........................................................................39

2.9

Định nghĩa SFDR ........................................................................................42

CHƢƠNG 3:

PHƢƠNG PHÁP XẤP XỈ BTM....................................................44

3.1

Nguyên lý của phƣơng pháp xấp xỉ BTM ...................................................44

3.2


Kết quả của chƣơng trình thuật tốn tính giá trị ROM trên Matlab ............46


2

CHƢƠNG 4:
TRÊN FPGA

THIẾT KẾ HỆ THỐNG TỔNG HỢP TẦN SỐ TỐC ĐỘ CAO
........................................................................................................49

4.1

Sơ đồ khối mạch tổng hợp tần số tốc độ cao ...............................................49

4.2

Khối giao diện .............................................................................................50

4.3

Khối tổng hợp tần số số trên FPGA ............................................................51

4.4

Kết quả mô phỏng........................................................................................53

4.5

Kết quả thực tế trên KIT ..............................................................................54


4.6

So sánh với kết quả của tác giả khác ...........................................................57

KẾT LUẬN VÀ KIẾN NGHỊ NHỮNG NGHIÊN CỨU TIẾP THEO....................58
TÀI LIỆU THAM KHẢO .........................................................................................59
PHỤ LỤC ..................................................................................................................64
PHỤ LỤC 1: CHƢƠNG MATLAB ......................................................................64
PHỤ LỤC 2: CHƢƠNG TRÌNH VERILOG CỦA CÁC KHỐI TRONG
QUARTUS.............................................................................................................71
PHỤ LỤC 3: CHƢƠNG TRÌNH PHẦN MỀM ĐIỀU KHIỂN CHO ARM ........72
PHỤ LỤC 4: SƠ ĐỒ MẠCH KHỐI NGUỒN .....................................................82
PHỤ LỤC 5: SƠ ĐỒ MẠCH KHỐI GIAO DIỆN ................................................83
PHỤ LỤC 6: SƠ ĐỒ MẠCH KHỐI DAC ............................................................84
PHỤ LỤC 7: SƠ ĐỒ MẠCH KHỐI FPGA ..........................................................85


3

CÁC TỪ VIẾT TẮT
DAC

Digital to analog converter

dB

Decibel

dBc


Decibel carrier

DDFS

Direct digital frequency synthesizer

DDS

Direct digital frequency synthesizer

FPGA

Field programmable gate array

MSB

Most significant bit

LSB

Least significant bit

LPF

Lowpass Filter

NCO

Numerically controlled oscillator


PLL

Phase locked loop

SFDR

Spurious-Free Dynamic Range

SNR

Signal to noise ratio

VCO

Voltage controlled oscillator

FCW

Frequency control word

ROM

Read only memory

DNL

Differential nonlinearity

INL


Integral nonlinearity

DAS

Direct analog frequency synthesizer

MTM

Multitable method

BTM

Bipartite table method

PFD

Phase frequency detector

LUT

Lookup table


4

DANH SÁCH HÌNH
Hình 1.1 Kiến trúc hệ thống DAS
Hình 1.2 Hệ thống tổng hợp tần số sử dụng PLL với hệ số chia là số nguyên
Hình 1.3 Hệ thống tổng hợp tần số sử dụng vịng khóa pha sử dụng hệ số thập phân

sử dụng ƣớc lƣợng pha dùng DAC
Hình 1.4 Sơ đồ khối hệ thống tổng hợp tần số dùng vịng lặp trễ pha DLL
Hình 1.5 Sơ đồ khối đơn giản của hệ thống DDFS
Hình 1.6 Sơ đồ khối bộ tổng hợp tần số trực tiếp
Hình 1.7 Sự quay góc pha
Hình 1.8 Sự thay đổi pha của bộ tích lũy pha
Hình 1.9 Mẫu số biên độ tín hiệu hình sin số
Hình 1.10 Hệ thống DDFS thêm khả năng điều chế
Hình 1.11 Bộ điều chế QAM với đầu ra cầu phƣơng
Hình 1.12 Nhiễu và hài trong mạch DDS
Hình 1.13 Hàm truyền lý tƣởng và thực tế của bộ DAC 3 bit
Hình 1.14 Phổ tín hiệu đầu ra bộ DAC
Hình 1.15 Các tham số AC của tín hiệu đầu ra bộ DAC
Hình 1.16 Nhiễu pha của tín hiệu đầu ra bộ dao động
Hình 2.1 Hệ thống DDFS trong thực tế
Hình 2.2 Chia bit trong phƣơng pháp chia pha
Hình 2.3 Mơ hình tín hiệu khi sử dụng bộ chia pha
Hình 2.4 Kiến trúc một DSS có sử dụng phƣơng pháp chia pha
Hình 2.5 Bộ DDS đơn giản sử dụng phƣơng pháp nén vi sai
Hình 2.6 Kiến trúc Sunderland
Hình 2.7 Cấu trúc cải tiến của Sunderland
Hình 2.8 Cấu trúc DDS của Curticăpean và Niittylahti
Hình 2.9 Các mẫu ROM tinh và ROM thơ đƣợc dùng để tính ra các giá trị ROM
tƣơng ứng
Hình 2.10 Kiến trúc của thuật tốn Nicholas
Hình 2.11 Mối quan hệ giữa các bit và kiến trúc xấp xỉ chuỗi taylor
Hình 2.12 Sơ đồ tổng hợp tín hiệu sin của phƣơng pháp xấp xỉ đa thức
Hình 2.13 Nội suy xấp xỉ đa thức trong khoảng [0, π/2] cho hàm bậc 3
Hình 2.14 Khối tạo tín hiệu sin sử dụng bộ PP Gen
Hình 2.15 Xấp xỉ đa thức bậc hai dùng bộ PP Gen

Hình 2.16 Kết quả mơ phỏng và thực tế của hệ thống xấp xỉ đa thức bậc hai
Hình 3.1 Sơ đồ thuật tốn phƣơng pháp BTM
Hình 3.2 Phƣơng pháp BTM với n0 + n1 = 4, n0 = 2
Hình 3.3 Thuật tốn tính các mẫu trong bảng ROM


5

Hình 3.4 Sai lệch thuật tốn BTM với hệ số nén 18
Hình 3.5 SFDR của tín hiệu BTM 14 bit
Hình 4.1 Sơ đồ khối mạch tổng hợp tần số
Hình 4.2 Thuật tốn chƣơng trình vi xử lý của khối giao diện
Hình 4.3 Sơ đồ khối tổng hợp tần số số
Hình 4.4 Hệ thống tổng hợp tần số trực tiếp dùng thuật tốn chia pha và BTM trong
Quartus
Hình 4.5 Kết quả mô phỏng trên Altera Modelsim với tần số đầu ra 500 Hz
Hình 4.6 Kết quả mơ phỏng trên Altera Modelsim với tần số đầu ra 378 kHz
Hình 4.7 Hệ thống tổng hợp tần số trực tiếp
Hình 4.8 Tín hiệu đầu ra trên thực tế ở tần số 1.5 MHz


6

ĐẶT VẤN ĐỀ
Mạch số ngày càng đƣợc sử dụng rộng rãi hơn. Rất nhiều mạch tƣơng tự đã
đƣợc chuyển sang số. Các mạch tổng hợp tần số tƣơng tự cũng đang dần đƣợc thay
thế bởi bộ tổng hợp tần số trực tiếp. Các bộ tổng hợp tần số loại này có ƣu điểm là
chuyển tần số nhanh, độ phân giải tần số cao, khơng có hiện tƣợng dịch pha. Nó
cịn cho phép điều chế tần số và pha trên tín hiệu số. Trƣớc đây công nghệ DDS chỉ
dùng trong các thiết bị quân sự, High end do chi phí cao, cơng suất tiêu thụ lớn,

khó thực hiện và u cầu bộ DAC tốc độ cao. Ngày nay, dƣới sự phát triển của
công nghệ bán dẫn, các bộ này ngày càng đƣợc sử dụng rộng trên nhiều thiết bị đặc
biệt là các thiết bị ra đa, thiết bị không dây, điện thoại di động, thiết bị vệ tinh, thiết
bị y tế.
Đặc biệt, tổng hợp tần số trực tiếp (FDSS) cịn có ý nghĩa trong các phƣơng
tiện đo. Nó cho phép tạo ra các tần số có độ chính xác cao, độ phân giải cao. Đây là
những tham số rất cần thiết cho một phƣơng tiện đo chuyên dụng. Hiện nay, Các
thiết bị phát chuyên dụng loại sử dụng kỹ thuật DDS đã đạt đến độ phân giải µHz.
Đồ án này phân tích các phƣơng pháp tổng hợp tần số trực tiếp, chọn ra một
phƣơng pháp phù hợp để tổng hợp tần số cao và nhúng thuật toán trên FPGA. Trên
cở sở đó sẽ đánh giá và đƣa ra các hƣớng cải tiến nhằm nâng cao tần số, độ phân
giải và độ sạch phổ tín hiệu (SFDR).
Đồ án bao gồm 4 chƣơng:
Chƣơng 1: Cở sở lý thuyết, trình bày các phƣơng pháp tổng hợp tần số tƣơng
tự và phƣơng pháp số đƣợc sử dụng rộng rãi. Đặc tính ƣu và nhƣợc điểm của mỗi
phƣơng pháp. Chƣơng này cũng trình bày lý thuyết hoạt động của phƣơng pháp
tổng hợp tần số trực tiếp, các ƣu điểm và nhƣợc điểm của nó để lý giải vì sao nó
đang đƣợc nghiên cứu và ứng dụng rất nhiều trong các hệ thống thông tin, đo lƣờng
ngày nay.


7

Chƣơng 2: Tập trung vào phân tích các giải thuật tra bảng nhằm giảm dung
lƣợng bộ nhớ. Chƣơng này trình bày nguyên lý các giải thuật, ƣu, nhƣợc điểm của
các giải thuật và sự phát triển của nó hiện nay.
Chƣơng 3: Chƣơng này tập trung trình bày phƣơng pháp xấp xỉ BTM. Đây là
phƣơng pháp tốt nhất hiện nay đang đƣợc nghiên cứu. Chƣơng này đi sâu nghiện
cứu thuật toán xấp xỉ 2 bảng ROM (BTM) và trình bày nguyên lý xây dựng thuật
toán nén ROM xấp xỉ đa thức hai bảng ROM trên Matlab (BTM). Phần này trình

bày kết quả xây dựng thuật toán nén ROM cho phƣơng pháp xấp xỉ BTM trên
Matlab và phân tích các tham số của chúng.
Chƣơng 4: Chƣơng này trình bày hệ thống tổng hợp tần số trên cở sở KIT
FPGA và KIT DAC DA9744. Phần này trình bày nguyên lý hoạt động của hệ
thống. Nguyên lý thiết kế và hoạt động của hệ thống tổng hợp tần số số nhúng trên
FPGA với thuật toán BTM đã tổng hợp từ Matlab. Các kết quả tổng hợp tần số sẽ
đƣợc trình bày trong chƣơng này. Chƣơng này cũng phân tích các kết quả đạt đƣợc,
các hạn chế và hƣớng khắc phục.


8

CHƢƠNG 1:

CƠ SỞ LÝ THUYẾT

1.1 Tổng hợp tần số
Tổng hợp tần số tức là tạo ra một hoặc nhiều tần số ở đầu ra theo sự điều
khiển từ một nguồn tần số chuẩn. Đặc tính cơ bản của một bộ tổng hợp tần số là dải
tần, độ phân giải và độ sạch phổ. Mỗi phƣơng pháp tổng hợp tần số có ƣu điểm và
nhƣợc điểm riêng theo các đặc tính đó. Một tín hiệu đầu ra lý tƣởng là tín hiệu hình
sin có nhiễu và các hài bằng khơng. Tuy nhiên trong thực tế, khơng có tín hiệu nào
nhƣ thế. Các tín hiệu ln ln có nhiễu pha và các hài bậc cao.
1.2 Các phƣơng pháp tổng hợp tần số
Các phƣơng pháp tổng hợp tần số có thể chia thành 4 nhóm cơ bản nhƣ bảng 1.
Bảng 1: Phân loại các phƣơng pháp tổng hợp tần số

Tổng hợp tần số
trực tiếp


Tổng hợp tần số
tƣơng tự trực tiếp
(DAS)
Tổng hợp tần số
số trực tiếp (DDS)

Bộ nhân tần + bộ trộn +
bộ chia + bộ lọc
Bộ tích lũy pha + DAC
Chia theo hệ số nguyên
Chia tỉ số

Tổng hợp tần số gián
tiếp

PLL + VCO
Chia theo số
thập phân

Ƣớc lƣợng pha theo
DAC
Dịch pha Ngẫu nhiên
Tính tổng nhiễu
Nội suy pha
Chèn xung

Tổng hợp tần số dùng
vòng lặp trễ pha

DLL


Nhân tần bằng cách thêm pha

1.3 Tổng hợp tần số tƣơng tự trực tiếp
Tổng hợp tần số tƣơng tự trực tiếp (DAS ) sử dụng bộ nhân tần, bộ chia, bộ
lọc băng để tạo ra tần số mong muốn. Kiến trúc của một hệ thống DAS đƣợc trình
bày trong hình 1.1.


9
fin

Snap
multiplier

BPF
bank

9fin
2fin
fin

Select
switch
array

f2
f3
BPF


BPF
f3

f1

fout
/10

/10
f1

f2

Hình 1.1 Kiến trúc hệ thống DAS
Các tần số đầu ra đƣợc tổng hợp từ một tần số bằng cách sử dụng bộ nhân
tần và bộ lọc thông dải. Phƣơng pháp này có ƣu điểm là tín hiệu đầu ra nhiễu pha
rất thấp vì nó đƣợc tổng hợp trực tiếp từ một tần số chuẩn. Hệ thống DAS cũng cho
phép chuyến tần số nhanh. Tuy nhiên hệ thống DAS lại có kích thƣớc mạch lớn,
cơng suất tiêu thụ cao. Trong hình 1.1 trình bày một hệ thống DAS cụ thể, tần số
của nó đƣợc tính theo cơng thức sau:
(1)
Tần số đầu ra của hệ thống đƣợc điều khiển theo hệ số chia, trong trƣờng hợp
này, độ phân giải của tần số đầu ra là 0.01fin .
1.4 Tổng hợp tần số dùng vịng khóa pha
Hệ thống tổng hợp tần số dùng vịng khóa pha đƣợc sử dụng rất rộng rãi.
Chúng có ƣu điểm là tổng hợp đƣợc một dải rộng tần số. Có hai kiểu tổng hợp tần
số kiểu dùng PLL đó là: vịng khóa pha sử dụng hệ số ngun và vịng khóa pha với
hệ số chia thập phân.



Hệ thống tổng hợp tần số sử dụng vịng khóa pha sử dụng hệ số nguyên
Hệ thống tổng hợp tần số sử dụng vịng khóa pha với hệ số chia là số nguyên

đƣợc trình bày ở hình 1.2. Hệ thống này bao gồm: Mạch tách sóng pha PFD, mạch
Charge pump, bộ lọc, bộ dao động điều khiển theo điện áp và bộ chia.
Tần số đầu ra của hệ thống này bằng bội số nguyên lần của tần số chuẩn:
(2)
Trong đó, N là số nguyên.


10

Từ công thức này cho ta thấy, tần số đầu ra có độ phân giải bằng tần số
chuẩn fREF. Để có độ phân giải cao trong các ứng dụng băng hẹp thì tần số chuẩn
phải nhỏ và hệ số chia phải lớn.
Tần số chuẩn thấp và băng tần hẹp gây ra hệ thống này có một số nhƣợc
điểm nhƣ sau:
-

Thời gian khóa pha lâu;

-

Hệ số chia lớn gây ra nhiễu pha tăng lên;

-

Các hài của tần số chuẩn gây ra dịch tần số.
fref


Charge
pump

PFD

fout/N

Loop

filter

VCO

fout

Divider N

Hình 1.2 Hệ thống tổng hợp tần số sử dụng PLL với hệ số chia là số ngun


Hệ thống tổng hợp tần số sử dụng vịng khóa pha sử dụng hệ số thập phân
Để khắc phục các nhƣợc điểm của hệ thống tổng hợp tần số sử dụng vịng

khóa pha sử dụng hệ số ngun, ngƣời ta xây dựng hệ thống tổng hợp tần số sử
dụng vòng khóa pha sử dụng hệ số thập phân. Hệ thống này có hệ số chia tần số là
số thập phân, vì thế tần số chuẩn cao vẫn có thể đạt đƣợc độ phân giải tốt hơn.
Tuy nhiên, nhƣợc điểm của hệ thống này sinh ra hài ở tần số thấp do bộ chia
thực hiện hai hệ số chia. Các kỹ thuật giảm hài đã đƣợc sử dụng để khắc phục
nhƣợc điểm đó đƣợc liệt kê trong bảng 2. Một hệ thống tổng hợp tần số sử dụng
vịng khóa pha sử dụng hệ số thập phân sử dụng ƣớc lƣợng pha dùng DAC đƣợc

trình bày trong hình 1.3. Bộ tích lũy đƣợc dùng để điều khiển hệ số chia. Nếu cờ
OVFL bật lên 1 thì bộ chia chia với hệ số NB + 1, các trƣờng hợp khác chia với hệ
số NB .


11

Bảng 2: Công nghệ giảm hài trong hệ thống PLL chia thập phân
Tính năng

Kỹ thuật

Vấn đề phát sinh

Ƣớc lƣợng pha dùng DAC

Loại bỏ hài nhờ bộ DAC

Mất phối hợp

Dịch pha ngẫu nhiên

Tỉ số chia ngẫu nhiên

Jitter tần số

Tính tổng nhiễu

Thay đổi tỉ số chia


Nhiễu lƣợng tử

Nội suy pha

Chia hệ số phụ thuộc

Jitter

Thêm xung

fref

Jitter

LF

PD

VCO

fout

DAC
NB/NB+1
k

OVFL

residue
Hình 1.3 Hệ thống tổng hợp tần số sử dụng vịng khóa pha sử dụng hệ số thập phân

sử dụng ước lượng pha dùng DAC
1.5 Tổng hợp tần số dùng vòng lặp trễ pha DLL
Hệ thống tổng hợp tần số có thể thực hiện bằng bộ vịng lặp trễ pha. Trong
thực tế, hệ thống tổng hợp tần số dùng DLL không phải là sự chọn lựa tốt do nó
dùng pha để điều khiển tần số bằng cách lập trình. Tuy nhiên pha rất khó điều
khiển. Thơng thƣờng hệ thống này đƣợc sử dụng để nhân tần số. Sơ đồ khối của nó
đƣợc trình bày trong hình 1.4. Sơ đồ này bao gồm bộ tách sóng pha PFD, mạch


12

charge pump CP, mạch lọc thông thấp, khối giữ chậm điều khiển theo điện áp và
mạch tạo sƣờn xung.

PFD

CP

LF
VCDL

fref
EDGE Combiner

fout
Hình 1.4 Sơ đồ khối hệ thống tổng hợp tần số dùng vòng lặp trễ pha DLL
1.6 Tổng hợp tần số số trực tiếp

Phase accumulator


Tuning word
24-48 bits

n-bit carry
Phase
Register
n

14-16
bits

Phase to Amplitude
Register

D/A
Converter

fout

System clock

Hình 1.5 Sơ đồ khối đơn giản của hệ thống DDFS
Tổng hợp tần số số trực tiếp (DDFS) là kỹ thuật sử dụng mạch số để tạo ra
tần số đầu ra theo một từ mã điều khiển đầu vào và một tần số chuẩn đầu vào. Một
hệ thống DDFS đơn giản bao gồm một bộ tích lũy pha, một bộ biến đổi pha sang
biên độ và bộ DAC nhƣ hình 1.5. Bộ tích lũy pha số đƣợc sử dụng để tích lũy góc
pha của tín hiệu sin, bộ biến đổi pha sang biên độ dùng thuật toán tra bảng (LUT) để
chuyển đối từ giá trị góc pha sang biên độ. Từ mã điều khiển bộ quay pha (Turning
word) đƣợc sử dụng để điều khiển tăng góc pha của bộ tích lũy pha. Số bit của bộ
tích lũy pha quyết định độ phân giải của tần số đầu ra.



13

Nếu hệ thống DDFS đƣợc tích hợp trên một IC, nó sẽ có tính năng rất tốt và
kích thƣớc nhỏ. Nó sẽ thay thế các hệ thống tổng hợp tần số dùng PLL ở dải tần số
thấp. Ở dải tần số cao, sự kết hợp giữa hệ thống DDFS, PLL, VCO tạo ra hệ thống
có dải tần rộng, độ phân giải cao.
Sơ đồ hệ thống tổng hợp tần số số trực tiếp cụ thể đƣợc trình bày trên hình
1.6. Nó bao gồm một bộ quay pha là bộ cộng tích lũy, thanh ghi tần số để lƣu giá trị
điều khiển tần số FCW, bảng ROM lƣu các giá trị biên độ tƣơng ứng với pha, bộ
DAC, bộ lọc thông thấp LPF.

Frequency
register

Digital
frequency
Phase
accumulator

Digital
amplitude

ROM

sin/cos
Look Up
Table


Binary weighted
linear DAC

DAC

+

Phase
register

Digital
phase

DDS Fclk

LPF
DDFS
output

Filtered
sine wave

Hình 1.6 Sơ đồ khối bộ tổng hợp tần số trực tiếp
Từ mã điều khiển tần số FCW đƣợc đƣa đến bộ quay pha để tạo ra các pha
tƣơng ứng. Bộ quay pha sử dụng bộ cộng N bit, tạo ra các mẫu pha liên tiếp nhau
dựa trên tham số FCW. Mẫu pha sau bằng mẫu pha trƣớc cộng với FCW. Khi bộ
quay pha đạt đến giá trị lớn nhất, nó quay trở lại trạng thái ban đầu và cứ thế tiếp
tục tạo ra các mẫu pha. Tần số đầu ra bộ DDFS có tần số đƣợc tính theo cơng sau:
(3)



14

Trong đó:
FCW: là từ mã điều khiển tần số.
N: là chiều dài của bộ quay pha
fclk: là tần số clock chuẩn
Mẫu đầu ra bộ quay pha đƣợc dùng để định địa chỉ bảng dữ liệu biên độ tín
hiệu sin. Bảng dữ liệu này thông thƣờng đƣợc lƣu trong ROM. Từ mã biên độ tín
hiệu sin đƣa đến bộ DAC để tạo ra tín hiệu tƣơng tự tƣơng ứng với các mẫu đƣa
đến. Đầu ra bộ DAC là mạch giữ mẫu nên tín hiệu có dạng bậc thang theo chu kỳ
xung clock. Bộ lọc tần số thấp đƣợc sử dụng để loại bỏ các thành phần tần số cao
làm tín hiệu trở về với đúng hình sin mong muốn.
Do FCW có thể tăng theo bƣớc 1 đơn vị nên độ phân giải của tần số là:
(4)
Qua công thức (4) cho thấy độ phân giải của DSS càng tốt khi N lớn. Ví dụ
khi bộ quay pha có 32 bit và tần số clock 100 MHz, độ phân giải tần số là 0,0233
Hz. Tuy nhiên khi N lớn, từ mã pha dài đồng thời kích thƣớc ROM tỉ lệ thuận với
2N. Kết quả là kích thƣớc ROM rất lớn.
Qua phân tích sơ đồ khối này cho ta thấy bộ tổng hợp tần số này rất dễ thực
hiện điều chế FM và PM bằng cách thay đổi FCW.
 Các ƣu điểm của hệ thống DDFS:
- Có độ phân giải cao, có khả năng thay đổi tần số đến hàng Hz, và độ dịch pha
nhỏ hơn độ.
- Khả năng nhảy tần nhanh mà vẫn giữ đƣợc pha liên tục
-

Không bị ảnh hƣởng bởi quá trình lão hóa gây sai tần số nhƣ mạch tƣơng tự

- Giao diện số dễ sử dụng

Lý thuyết hoạt động của hệ thống DDFS có thể hiểu bằng cách biến đổi số biên
độ của tín hiệu hình sin, sau đó lƣu vào bộ nhớ. Mỗi địa chỉ của một từ mã biên độ
là góc pha tại vị trí đó. Dữ liệu biên độ đƣợc đƣa đến bộ biến đổi DAC. Cứ mỗi một


15

xung clock, bánh xe quay 1 bƣớc tạo ra 1 pha nhƣ trên hình 1.7, pha này đƣợc giải
mã bộ nhớ tạo ra từ mã biên độ đƣa đến bộ biến đổi DAC. Bƣớc góc pha quay càng
lớn thì tần số đầu ra càng lớn.
Digital Phase Wheel

Jump Size

M

0000…0
0000…1

Hình 1.7 Sự quay góc pha
Có thể mơ hình hệ thống này bằng Matlab với bộ quay pha N , bảng Pha-biên độ
có 2L từ mã với mỗi từ mã L bit , từ mã điều khiển tần số là M.
Tần số đầu ra đƣợc thiết lập theo cơng thức:
(5)
Trong đó: fc là tần số clock.
N: quyết định độ phân giải của tín hiệu ra. N càng lớn, độ phân giải càng cao
nhƣng yêu cầu bộ nhớ lớn.
M: quyết định bƣớc dịch pha, nó quyết định bƣớc nhảy trong bảng tra ROM
của bảng tra pha-biên độ. Bƣớc nhảy của bộ quay pha càng lớn thì tần số ra càng
cao. Hình 1.8 chỉ ra sự thay đổi pha trong bộ tích lũy pha. Hình 1.9 chỉ ra các mẫu

biên độ sin sau bộ biến đổi pha-biên độ. Các mẫu này là các mẫu số.


16
Phase Accumulation

Digital phase output

300
250
200
150
100
50
0
50

100

150

200

250

300

Hình 1.8 Sự thay đổi pha của bộ tích lũy pha

Hình 1.9 Mẫu số biên độ tín hiệu hình sin số

1.6.1 Khả năng điều chế của hệ thống DDFS
Rất dễ thực hiện điều chế trong hệ thống tổng hợp tần số trực tiếp vì đây là hệ
thống xử lý tín hiệu số. Kiến trúc hệ thống này cho phép thực hiện điều chế 3 tham
số của tín hiệu nhƣ công thức 6.
( )

( )

.

(

( )

( ))/

( 6)

Trong đó, A(n) là biên độ của tín hiệu,
( ) là tần số tín hiệu, P(n) là pha
của tín hiệu. Tất cả các tham số này đều có thể đƣợc thực hiện điều chế riêng lẻ
hoặc đồng thời nhƣ trong một số dạng điều chế chúng ta đã biết. Nhƣ vậy, tất cả các
dạng điều chế đều có thể thực hiện bằng hệ thống DDFS, với điều kiện dải tần số
phải nằm trong dải tần số giới hạn theo Nyquist. Hình 1.10 trình bày hệ thống
DDFS có thực hiện cả ba dạng điều chế. Điều chế tần số thì đƣợc thực hiện bằng
cách thêm bộ cộng trƣớc bộ cộng tích lũy.


17


Hình 1.10 Hệ thống DDFS thêm khả năng điều chế
Để thực hiện điều chế pha, ngƣời ta thêm một bộ cộng giữa bộ cộng tích lũy
pha và bộ chuyển đổi pha sang biên độ. Đối với điều chế biên độ, một bộ nhân đƣợc
thêm vào giữa bộ chuyển đổi pha sang biên độ và bộ biến đổi tƣơng tự sang số.
Biên độ tín hiệu sau khi nhân với hệ số đƣợc đƣa sang bộ biến đổi số sang tƣơng tự.
Tƣơng tự nhƣ thế, bộ biến đổi DAC cũng có thể dùng để điều chế biên độ trực tiếp
nhƣ trong bài báo [29].
1.6.2 Khả năng điều chế QAM
Sơ đồ 1.8 trình bày sơ đồ điều chế QAM với tín hiệu ra cầu phƣơng. Tín hiệu
đầu ra của bộ điều chế QAM có dạng nhƣ cơng thức 7.
( )

( )

( )
Trong đó

( )

(

)
(

)

( )

(


)

( )

(

)

( 7)

là thành phần tần số đƣợc tạo ra bởi bộ tổng hợp tần số trực

tiếp DDFS, còn I(n), Q(n) đƣợc tạo ra nhờ hệ thống tạo dữ liệu nội suy [30]. Để
thực thi đƣợc các phép tính toán trên chúng ta cần bốn bộ nhân và hai bộ cộng nhƣ
trong hình 1.11. Để tạo đƣợc các vectơ nhƣ trong cơng thức 7, ta có thể biến đổi
nhƣ sau:
( )
( )

( )( (
( )( (

(
)

Ta có thể thấy thành phần

(
(


))
))

(
(
)( ( )

)( ( ) ( ))
( 8)
)( ( ) ( ))
( )) có trong hai đầu ra.

Vì vậy tổng số bộ nhân giản xuống còn ba bộ, và tổng số bộ cộng tăng lên năm bộ.


18

Bộ Pre-equalizer đƣợc sử dụng để bù cho sự làm trịn của hàm sinx/x trong qua
trình biến đổi từ số sang tƣơng tự nhƣ hình 1.11. Bộ Pre-equalizer có tác dụng giảm
nhiễu và hài gây ra trong quá trình lọc sau khi biến đổi số sang tƣơng tự.

Hình 1.11 Bộ điều chế QAM với đầu ra cầu phương
Bộ lọc xung (Pulse shaping Filter) có tác dụng giảm băng tần của tín hiệu
phát, do đó làm tăng số kênh. Nó làm giảm xuyên nhiễu giữa các kênh. Bộ lọc nội
suy có tác dụng tăng tốc độ lấy mẫu và loại bỏ hài ảnh của tín hiệu tạo ra từ thuật
tốn nội suy. Bộ tạo tín hiệu Quadrature DSS và bộ nhân chuyển đổi tín hiệu lên
trung tần.
Bộ lọc định dạng xung cần phải hoạt động ở tốc độ lấy mẫu thấp, bộ lọc nội
suy không làm phát sinh các thành phần nhiễu và hài. Hầu hết các bộ lọc nội suy
đều đƣợc thực hiện bằng cấu trúc FIR nhiều tốc độ. Có nhiều kiểu bộ lọc FIR đƣợc

sử dụng, các bộ lọc này có tính năng hệ số thay đổi đƣợc, lọc một nửa băng tần. Các
bộ lọc đó có cấu trúc dạng hình lƣợc (intergrator-comb structure CIC) [31].
Có một số bộ nội suy sử dụng nhiều tốc độ lấy mẫu, vì vậy nó tạo ra nhiều
tốc độ symbol khác nhau. Theo tốn học, cũng có nhiều sơ đồ có khả năng thực
hiện thuật toán này [32]. Tuy nhiên, hầu hết các sơ đồ đều yêu cầu phần cứng thực
thi lớn. Để thực thi hiệu quả và tiết kiệm phần cứng, Erup và các cộng sự giới thiệu


19

sơ đồ nội suy dạng đa thức. Sơ đồ này cho kết quả tốt mà yêu cầu phần cứng không
phức tạp. Sơ đồ này có thể thực hiện sử dụng cấu trúc Farrow [33].
1.7 Nhƣợc điểm của DDFS:
Trong những năm gần đây, hệ thống DDFS mặc dù có nhiều ƣu điểm vẫn
không thể thay thế đƣợc hệ thống PLL. Các hệ thống DDFS tạo ra tần số cao tiêu
thụ nhiều năng lƣợng và hài nhiễu tăng cao [24]. Phổ đầu ra của DDS khơng sạch
bằng tín hiệu đầu ra của vịng khóa pha PLL. Nhiễu nền của bộ DDS thƣờng bị giới
hạn bởi số bit của bộ DAC. Với bộ DAC 12 bit có nhiễu nền lý thuyết là – 72 dBc,
trong khi bộ tổng hợp tần số theo kiểu PLL có nhiễu nền khoảng -100 dBc/Hz. Khả
năng nhảy tần nhanh và độ phân giải cao chỉ phù hợp cho các ứng dụng đặc biệt và
các hệ thống radar quân sự, không phù hợp cho các hệ thống thông dụng không cần
thay đổi tần số nhanh và độ phân giải cao.
Một nhƣợc điểm chính của hệ thống này đó là không thể kết hợp hệ thống
tốc độ cao và công suất tiêu thụ thấp. Tần số đầu ra của DDS bị hạn chế bởi tần số
hoạt động của các khối logic và bộ DAC. Các bộ DAC đã đƣợc báo cáo có thể hoạt
động đến 20 GHz nhƣng nó có độ phân giải thấp và tiêu thụ công suất lớn. Đồng
thời khi tần số lấy mẫu tăng lên thì cơng suất của các mạch tính tốn logic và DAC
tăng lên tỉ lệ thuận với nó.
Đồng thời, các hài của DDFS rất phức tạp. Rất nhiều nghiên cứu đã phân tích
đƣợc các nguồn nhiễu của nó. Do tất cả các lý do trên, hệ thống DDFS chỉ hoạt

động ở tần số thấp.
Hệ thống DDFS có sáu nguồn nhiễu và hài nhƣ hình 1.12. Các nguồn này
bao gồm: sai số lƣợng tử trong các mẫu pha dùng để định địa chỉ mẫu biên độ trong
bảng ROM ep, sai số do nén ROM eCOM, sai số lƣợng tử mẫu biên độ lƣu trong
ROM eA, nhiễu do chuyển đổi tƣơng tự sang số eDA, sai số bộ lọc eF, nhiễu pha của
tín hiệu clock nclk. Ở đây, có sai số tần số clock f, tuy nhiên sai số này chỉ gây ra
sai số tần số chứ không gây ra nhiễu và hài.