THIẾT kế CMOS VLSI CÔNG SUẤT THẤP DÙNG kĩ THUẬT ADIABATIC LOGIC
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (1.15 MB, 50 trang )
ĐỒ ÁN TỐT NGHIỆP
THIẾT KẾ CMOS VLSI CÔNG SUẤT THẤP
DÙNG KĨ THUẬT ADIABATIC LOGIC
MỤC LỤC
DANH MỤC CÁC HÌNH VẼ.........................................................................................VIII
DANH MỤC CÁC BẢNG BIỂU........................................................................................X
DANH MỤC CÁC TỪ VIẾT TẮT...................................................................................XI
CHƯƠNG 1. TỔNG QUAN VỀ ĐỀ TÀI...........................................................................1
1.1
MỤC ĐÍCH VÀ Ý NGHĨA CỦA ĐỀ TÀI...........................................................................1
1.2
NỘI DUNG CỦA ĐỀ TÀI................................................................................................1
1.3
PHƯƠNG PHÁP THỰC HIỆN..........................................................................................1
CHƯƠNG 2. CƠ SỞ LÍ THUYẾT.....................................................................................2
2.1
QUY TRÌNH THIẾT KẾ VLSI........................................................................................2
2.1.1 Giới thiệu Transistor CMOS..................................................................................2
2.1.2 Quy trình thiết kế....................................................................................................2
2.2
VẤN ĐỀ TIÊU TÁN CÔNG SUẤT THẤP TRONG VLSI....................................................3
2.2.1 Nguồn công suất tiêu thụ trong IC CMOS.............................................................3
2.3
CÁC PHƯƠNG PHÁP THIẾT KẾ VLSI CÔNG SUẤT THẤP...............................................8
CHƯƠNG 3. THIẾT KẾ CMOS VLSI CÔNG SUẤT THẤP DÙNG KĨ THUẬT
ADIABATIC LOGIC..........................................................................................................10
3.1
PHƯƠNG PHÁP THIẾT KẾ ADIABATIC LOGIC.......................................................10
3.1.1 Nguyên tắc chuyển đổi ADIABATIC logic...........................................................10
3.1.2 Một cổng ADIABATIC LOGIC đơn giản.............................................................13
3.1.3 Giới thiệu cổng PAL.............................................................................................14
3.2
THIẾT KẾ VÀ MÔ PHỎNG CÁC CỔNG LOGIC CƠ BẢN.................................................16
3.2.1 Thiết kế cổng NOT dùng công nghệ CMOS thường và PAL................................16
3.2.2 Thiết kế và mô phỏng cổng NOR dùng công nghệ CMOS thường và PAL..........19
3.2.4 Thiết kế và mô phỏng cổng NAND dùng công nghệ CMOS thường và PAL........22
3.2.5 Thiết kế và mô phỏng cổng XOR dùng công nghệ CMOS thường và PAL...........25
3.2.6 Thiết kế và mô phỏng cổng 3 đầu vào A.B+C dùng công nghệ PAL...................28
CHƯƠNG 4. THIẾT KẾ VÀ PHÂN TÍCH MẠCH CARRY-LOOK AHEAD DÙNG
KĨ THUẬT ADIABATIC LOGIC.....................................................................................29
4.1
GIỚI THIỆU VỀ MẠCH CỘNG......................................................................................29
4.2
MẠCH CỘNG NHÌN SỐ NHỚ TRƯỚC CARRY-LOOK AHEAD........................................33
4.3
MÔ PHỎNG MẠCH CARRY-LOOK AHEAD.................................................................35
CHƯƠNG 5. KẾT LUẬN..................................................................................................41
5.1
KẾT LUẬN.................................................................................................................41
5.2
HƯỚNG PHÁT TRIỂN.................................................................................................41
TÀI LIỆU THAM KHẢO..................................................................................................42
DANH MỤC CÁC HÌN
HÌNH 2-1: KÍ HIỆU CÁC TRANSISTOR VÀ MỨC CHUYỂN MẠCH.......................3
HÌNH 2-2: MỘT CỔNG CMOS LÁI MỘT TỤ ĐIỆN ĐẦU RA......................................5
HÌNH 2-3: DÒNG NGẮN MẠCH TRONG QUÁ TRÌNH CHUYỂN ĐỔI....................8
YHÌNH
3-1:
MẠCH
GIẢI
THÍCH
CHUYỂN
ĐỔI
ADIABATIC
LOGI.........................12
HÌNH 3-2: SƠ ĐỒ MẠCH CHUNG CỦA CỔNG LOGIC CMOS THÔNG THƯỜNG
...................................................................................................................................................14
HÌNH 3-3: CẤU TRÚC LIÊN KẾT CỦA CỔNG LOGIC ADIABATIC CÓ CÙNG
CHỨC NĂNG.........................................................................................................................14
HÌNH 3-4: SƠ ĐỒ CỔNG A.B+C SỬ DỤNG LOGIC THIẾT KẾ PAL.......................15
HÌNH 3-5: SƠ ĐỒ CỔNG NOT DÙNG CÔNG NGHỆ CMOS THƯỜNG..................17
HÌNH 3-6: KẾT QUẢ MÔ PHỎNG CỔNG NOT DÙNG CÔNG NGHỆ CMOS
THƯỜNG................................................................................................................................17
HÌNH 3-7: SƠ ĐỒ CỔNG NOT DÙNG CÔNG NGHỆ PAL..........................................18
HÌNH 3-8: KẾT QUẢ MÔ PHỎNG CỔNG NOT DÙNG CÔNG NGHỆ PAL...........18
HÌNH 3-9: SƠ ĐỒ CỔNG NOR DÙNG CÔNG NGHỆ CMOS THƯỜNG.................20
HÌNH 3-10: KẾT QUẢ MÔ PHỎNG CỔNG NOR DÙNG CÔNG NGHỆ CMOS
THƯỜNG................................................................................................................................20
HÌNH 3-11: SƠ ĐỒ CỔNG NOR DÙNG CÔNG NGHỆ PAL........................................21
HÌNH 3-12: KẾT QUẢ MÔ PHỎNG CỔNG NOR DÙNG CÔNG NGHỆ PAL.........21
HÌNH 3-13: SƠ ĐỒ CỔNG NAND DÙNG CÔNG NGHỆ CMOS THƯỜNG.............23
HÌNH 3- 14: KẾT QUẢ MÔ PHỎNG CỔNG NAND DÙNG CÔNG NGHỆ CMOS
THƯỜNG................................................................................................................................23
HÌNH 3-15: SƠ ĐỒ CỔNG NAND DÙNG CÔNG NGHỆ PAL.....................................24
HÌNH 3-16: KẾT QUẢ MÔ PHỎNG CỔNG NAND DÙNG CÔNG NGHỆ PAL......24
HÌNH 3-17: SƠ ĐỒ CỔNG XOR DÙNG CÔNG NGHỆ CMOS THƯỜNG...............26
HÌNH 3-18: KẾT QUẢ MÔ PHỎNG CỔNG XOR DÙNG CÔNG NGHỆ CMOS
THƯỜNG................................................................................................................................26
HÌNH 3-19: SƠ ĐỒ CỔNG XOR DÙNG CÔNG NGHỆ PAL.......................................27
HÌNH 3-20: KẾT QUẢ MÔ PHỎNG CỔNG XOR DÙNG CÔNG NGHỆ PAL.........27
HÌNH 3-21: SƠ ĐỒ CỔNG A.B+C DÙNG CÔNG NGHỆ PAL.....................................29
HÌNH 3-22: KẾT QUẢ MÔ PHỎNG CỔNG A.B+C DÙNG CÔNG NGHỆ PAL......29
YHÌNH 4-1: CỘNG LOGIC MỘT BIT.............................................................................30
HÌNH 4-2: SƠ ĐỒ MẠCH HA.............................................................................................30
HÌNH 4-3: CỘNG NHỊ PHÂN SONG SONG...................................................................31
HÌNH 4-4: BOOLEAN MẠCH CỘNG TOÀN PHẦN.....................................................31
HÌNH 4-5: SƠ ĐỒ MẠCH CỘNG FA................................................................................32
HÌNH 4-6: SƠ ĐỒ MẠCH CỘNG FA SỬ DỤNG HA.....................................................32
HÌNH 4-7: MẠCH CÔNG 4 BIT SONG SONG SỬ DỤNG FULL ADDER................33
HÌNH 4-8: THIẾT KẾ LOGIC CHO MẠCH CLA 4 BIT...............................................33
HÌNH 4-9: SƠ ĐỒ MẠCH CỘNG CLA 8 BIT..................................................................35
HÌNH 4-10: SCHEMATIC MẠCH CLA DÙNG CÔNG NGHỆ CMOS THƯỜNG...36
HÌNH 4-11: KẾT QUẢ MÔ PHỎNG MẠCH CLA DÙNG CÔNG NGHỆ CMOS
THƯỜNG................................................................................................................................37
HÌNH 4-12: SCHEMATIC MẠCH CLA DÙNG CÔNG NGHỆ PAL...........................38
HÌNH 4-13: KẾT QUẢ MÔ PHỎNG MẠCH CLA DÙNG CÔNG NGHỆ PAL.........39
DANH MỤC CÁC BẢNG BI
BẢNG 3-1: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA CỔNG NOT CMOS/PAL......19
BẢNG 3-2: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA CỔNG NOR CMOS/PAL.....22
BẢNG 3-3: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA CỔNG NAND CMOS/PAL...25
BẢNG 3-4: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA CỔNG XOR CMOS/PAL.....28
YBẢNG 4-1: BẢNG SỰ THẬT MẠCH CỘNG FULL ADDER....................................30
BẢNG 4-2: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA MẠCH CLA CMOS/PAL.....40
DANH MỤC CÁC TỪ VIẾT TẮT
CMOS
Complementary Metal-Oxide-Semiconductor
VLSI
Very-large-scale integration
PAL
Pass Transistor Adiabatic Logic
CLA
Carry-Look Ahead
ĐỒ ÁN TỐT NGHIỆP
Trang 1/43
CHƯƠNG 1.
TỔNG QUAN VỀ ĐỀ TÀI
1.1 Mục đích và ý nghĩa của đề tài
Mục tiêu chính của luận án này là cung cấp các giải pháp năng lượng thấp hơn
cho các thiết kế vi mạch tích hợp có vi mô rất lớn. Đặc biệt tập trung vào việc giảm
sự tiêu hao năng lượng, thứ ngày càng tăng theo sự mở rông công nghệ. Các kĩ
thuật khác nhau ở các cấp độ khác nhau của quá trình thiết kế đã được thực hiện để
giảm tản năng lượng ở cấp mạch, kiến trúc và cấp hệ thống.
Cơ cấu ADIABATIC LOGIC làm giảm mạnh sự tiêu hao năng lượng. Kỹ thuật
chuyển đổi ADIABATIC LOGIC có thể thực hiện tiêu tán điện năng rất thấp, nhưng
tại các chi phí mạch phức tạp. ADIABATIC LOGIC cung cấp một cách để tái sử
dụng năng lượng được lưu trữ trong tụ điện tải chứ không phải là cách truyền thống
xả các tụ điện tải xuống mặt đất và lãng phí năng lượng này.
1.1 Nội dung của đề tài
Nắm được qui trình thiết kế CMOS VLSI công suất thấp và các vấn đề tiêu tán công
suất.
Các kĩ thuật thiết kế VLSI công suất thấp.
Kĩ thuật thiết kế ADIABATIC LOGIC và ứng dụng của kĩ thuật này thiết kế và
phân tích mạch carry look ahead.
1.2 Phương pháp thực hiện
Các nhiệm vụ cần thực hiện ở đồ án này:
Tìm hiểu lí thuyết kiến thức về CMOS VLSI và kĩ thuật thiết kế ADIABATIC
LOGIC .
Sử dụng phần mềm Virtuoso để vẽ các cổng logic CMOS để thiết kế và phân tích
mạch carry look ahead dùng kĩ thuật ADIABATIC LOGIC.
CHƯƠNG 2.
CƠ SỞ LÍ THUYẾT
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 2/43
1.3 Quy trình thiết kế VLSI
1.1.1 Giới thiệu Transistor CMOS
Cấu trúc của 1 diode gồm có chất bán dẫn loại P và bán dẫn loại N. Khi điện áp trên
chất bán dẫn loại P(anode) tăng lớn hơn điện áp trên bán dẫn loại N(cathode) thì
diode phân cực thuận sẽ có dòng điện di chuyển. Ngược lại khi điện áp ở cathode
nhỏ hơn hoặc bằng thì diode phân cực nghịch và dòng điện sẽ không di chuyển.
Cấu trúc MOS (Metal-Oxide-Semiconductor) được hình thành bằng cách chồng
thêm vài lớp vật liệu dẫn điện và cách điện.
Công nghệ CMOS cho ta 2 loại Transistor: Transistor loại N (NMOS) và Transistor
loại P (PMOS). Hoạt động của Transistor dựa trên trường điện của những linh kiện
này.
Hình 2-1: Kí hiệu các Transistor và mức chuyển mạch
1.1.2 Quy trình thiết kế
Quy trình thiết kế VLSI được chia làm 3 phân đoạn chính:
Mô hình hóa
Các mô hình mạch là công cụ biểu diễn các ý tưởng thiết kế. Do đó mô hình hóa
đóng vai trò quan trọng trong thiết kế mạch vi điện tử vì các mô hình là các phương
tiện mang thông tin về các mạch sẽ được xây dựng một cách cụ thể và chính xác.
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 3/43
Do đó mô hình cần phải chính xác, chặt chẽ cũng như có mức độ tổng quát, trong
suốt và dễ hiểu đối với người thiết kế và máy.
Tổng hợp và tối ưu hóa
Tổng hợp là giai đoạn sáng tạo thứ hai của quá trình thiết kế. Giai
đoạn đầu tuân theo các ý tưởng của nhà thiết kế hình thành dần
các khái niệm về mạch và xây dựng những mô hình sơ bộ đầu tiên
về mạch. Mục đích chính của giai đoạn này là xâydựng mô hình chi
tiết của mạch như các chi tiết về dạng hình học phục vụ cho công
đoạn lắp ráp và tạo vỏ bọc cho mạch.
Kiểm duyệt và phê chuẩn
Quá trình phê chuẩn mạch là việc đạt được ở một mức độ chắc
chắn hợp lý rằng mạch điện sẽ làm việc đúng với giả thiết không
có lỗi chế tạo. Nhằm loại bỏ mọi lỗi thiết kế có thể có trước khi đưa
vào sản xuất. Quá trình phê chuẩn mạch bao gồm việc xây dựng
mô hình mô phỏng mạch dựa trên thiết kế và thực hiện kiểm tra.
1.4 Vấn đề tiêu tán công suất thấp trong VLSI
1.1.3 Nguồn công suất tiêu thụ trong IC CMOS
Công suất tiêu thụ là một hạn chế chính cho sự phát triển hơn nữa của công nghệ
bán dẫn. Xác định các nguồn điện năng tiêu thụ là rất quan trọng cho việc phát triển
các kỹ thuật giảm tiêu hao năng lượng ở các công nghệ chế tạo, mạch và các mức
kết cấu.
Công suất tiêu thụ trong mạch CMOS gồm có công suất động dùng để chuyển mạch
và công suất tĩnh chính là nguồn năng lượng tiêu hao do rò rỉ và ngắn mạch.
Ở đây có ba nguồn tiêu thụ điện năng chủ yếu trong mạch CMOS:
Công suất động tiêu thụ (Pdynamic)
Công suất tiêu thụ rò rỉ (Pleakage)
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 4/43
Công suất tiêu thụ ngắn mạch (Pshort-circuit)
Vì vậy, tổng công suất tiêu thụ của một mạch CMOS là:
Ptotal = Pdynamic + Pleakage + Pshort-circuit
1.1.1.1 Tiêu thụ công suất động
Thành phần chủ yếu của mức tiêu thụ điện năng trong một mạch CMOS điển hình
là công suất động. Công suất chuyển mạch động bị tiêu tán trong sạc hoặc xả điện
dung ký sinh trong quá trình chuyển đổi điện áp của các nút trong một mạch CMOS
Công suất chuyển mạch động độc lập với loại cổng chuyển đổi và hình dạng của
dạng sóng đầu vào (rise time và fall time). Công suất chuyển đổi động chỉ phụ
thuộc vào điện áp nguồn, tần số chuyển mạch, điện áp ban đầu và cuối cùng, và
điện dung tương đương của nút chuyển mạch. Vì công suất chuyển mạch độc lập
với loại cổng chuyển mạch, nên biểu diễn sơ đồ khối của cổng CMOS chung (như
trong Hình 2-1) được sử dụng trong phần này để giải thích sự tiêu tán công suất
chuyển mạch động trong mạch CMOS.
Hình 2-2: Một cổng CMOS lái một tụ điện đầu ra
Pull up Network: Hệ thống CMOS kéo lên (PMOS)
Pull down Network: Hệ thống CMOS kéo xuống (NMOS)
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 5/43
Trong hình 2.1, tụ điện đầu ra CL bao gồm các tụ điện nối tiếp với thân của cổng
điều khiển (điện dung máng Cdrain ), tổng điện dung dây nối (Cinterconnect), và điện dung
oxit cổng vào của các transistor (Cinput) của cổng điều khiển.
Tổng điện dung tải ở đầu ra được tính như sau:
CL = Cdrain + Cinterconnect + Cinput
Công suất tiêu thụ trung bình của cổng logic CMOS được điều khiển bởi một dạng
sóng điện áp đầu vào theo thời gian với thời gian tăng và giảm có thể được tính toán
từ năng lượng cần thiết để sạc nút đầu ra tới VDD và sạc xuống điện dung đầu ra
xuống mặt đất và được tính bởi công thức:
(1)
Đánh giá tích phân này mang lại biểu thức nổi tiếng cho công suất động tiêu thụ
trung bình trong mạch logic CMOS:
(2)
(3)
Với fclk là tần số xung clock đầu vào.
Trong một vi mạch CMOS, tất cả các nút bên trong không nhất thiết phải thay đổi
trạng thái của chúng ở mỗi xung clock. Trong IC CMOS đồng bộ, nếu dữ liệu thống
kê có sẵn cho số chuyển tiếp trung bình trải qua một nút trong khi thực hiện một tác
vụ nhất định, một hệ số hoạt động trung bình có thể được đưa vào các biểu thức
công suất và năng lượng. Công suất trung bình được tiêu thụ để chuyển đổi nút ‘i’
trong mạch CMOS là:
(4)
Trong đó Pi là công suất động trung bình của cổng điều khiển nút thứ i và αi là xác
suất mà trạng thái chuyển đổi điện áp sẽ xảy ra ở nút thứ i trong vòng một chu kỳ
xung clock.
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 6/43
Nói chung, quá trình chuyển đổi bên trong mạch có thể là một phần tức là điện áp
chuyển đổi của nút có thể là Vi nhỏ hơn nhiều so với xoay điện áp V DD. Như vậy,
tổng quát biểu thức cho công suất chuyển mạch trung bình có thể được viết là:
(5)
Trong đó Ci đại diện cho điện dung ký sinh kết hợp với mỗi nút trong mạch (bao
gồm cả nút đầu ra).
1.1.1.2 Tiêu thụ công suất rò rỉ
Công suất động thường là nguồn tiêu thụ điện năng chủ yếu trong các IC CMOS.
Gần đây, tuy nhiên, điện rò rỉ đã trở thành một phần đáng kể trong tổng mức tiêu
thụ điện năng trong các IC CMOS phức tạp cao. Lý tưởng nhất, Một MOS chuyển
mạch có trở kháng đầu vào vô hạn. Tương tự như vậy, một transistor cắt lý tưởng có
sức đề kháng thoát nguồn vô hạn.
Tuy nhiên, trong thực tế, một transistor có trở kháng đầu vào hữu hạn và một bóng
bán dẫn cắt có một lực kháng kênh hữu hạn, tạo ra oxit cổng và dòng rò ngưỡng
phụ, tương ứng.
Vì vậy, các dòng rò rỉ được chi phối bởi sự đảo ngược weal (dẫn truyền ngưỡng
phụ) và các dòng diode tiếp tuyến p-n ngược thiên vị trong các thiết bị kênh dài.
Trong các vi mạch micromet phụ sâu, các cơ chế rò rỉ khác như giảm rào cản do
cống xả (DIBL) và đường hầm ôxit cửa cũng rất quan trọng.
1.1.1.3 Tiêu thụ công suất ngắn mạch
Trong các mạch CMOS tĩnh, có một khoảng thời gian trong quá trình chuyển đổi tín
hiệu đầu vào khi cả hai Transistor kéo lên và kéo xuống đồng thời bật, do đó tạo
thành đường dẫn dòng điện DC giữa nguồn điện và mặt đất. Dòng điện DC được
điều khiển bởi một mạch CMOS trong một tín hiệu đầu vào tức thời (do không tăng
và giảm thời gian của tín hiệ.u đầu vào) được gọi là dòng ngắn mạch. Dòng ngắn
mạch (Ishort-circuit) tạm thời được quan sát trong quá trình chuyển đổi tín hiệu đầu
vào,Vtn
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 7/43
Hình 2-3: Dòng ngắn mạch trong quá trình chuyển đổi
Dòng ngắn mạch là một hàm của tải đầu ra và thời gian tăng và giảm của tín hiệu
đầu vào và đầu ra. Dòng ngắn mạch có thể đáng kể khi thời gian tăng và giảm của
tín hiệu đầu vào lớn hơn đáng kể so với thời gian tăng và giảm đầu ra do đường dẫn
ngắn mạch sẽ tồn tại trong một khoảng thời gian dài.
Dòng ngắn mạch trung bình theo thời gian được rút ra từ nguồn điện được cho bởi:
: Thời gian tăng và giảm (rise time và fall time)
Công suất ngắn mạch thường đóng góp ít hơn 10% tổng công suấttiêu thụ trong một
mạch CMOS với điều kiện tốc độ quay đầu vào cao hơn tốc độ quay đầu ra. Tiêu
thụ điện năng ngắn mạch có thể chiếm ưu thế trong tổng công suất tiêu thụ của
mạch CMOS nếu đầu ra được nạp nhẹ. Tương tự, mức tiêu thụ công suất ngắn mạch
có thể bằng mức tiêu thụ công suất động nếu thời gian tăng và giảm tín hiệu đầu vào
dài bất thường.
Ngoài ba nguồn tiêu thụ điện năng chính trong CMOS kỹ thuật số mạch tích hợp,
một số chip cũng có thể chứa các thành phần hoặc mạch thực sự tiêu thụ năng lượng
tĩnh. Một ví dụ là mạch logic giả-NMOS. Sự hiện diện của các khối mạch như vậy
cũng nên được đưa vào đánh giá khi ước lượng sự tiêu tán năng lượng tổng thể của
một hệ thống phức tạp.
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 8/43
1.5 Các phương pháp thiết kế VLSI công suất thấp
Giảm công suất thông qua công nghệ xử lý
Một cách để giảm công suất là giảm điện áp cung cấp nhưng nó làm tăng độ trễ
đáng kể, đặc biệt khi VDD tiếp cận điện áp ngưỡng. Để khắc phục vấn đề này, thiết
bị phải được thu nhỏ đúng cách. Ưu điểm của việc mở rộng quy mô cho hoạt động
công suất thấp như sau:
Giảm công suất thông qua cấp độ mạch / logic
Để giảm thiểu công suất ở cấp độ mạch / logic, nhiều kỹ thuật có thể được sử dụng
như:
- Sử dụng kiểu tĩnh hơn kiểu động;
- Giảm hoạt động chuyển đổi;
- Tối ưu hóa đồng hồ và tải bus;
- Sử dụng mạch đa Vt;
- Sử dụng thiết kế tùy chỉnh có thể cải thiện sức mạnh; tuy nhiên chi phí thiết kế
sẽ tăng;
- Giảm VDD trong các đường dẫn không quan trọng;
- Kích thước transistor nhỏ hơn.
Giảm công suất thông qua thiết kế kiến trúc mạch
Ở cấp độ kiến trúc, một số phương pháp có thể được áp dụng cho thiết kế:
- Kỹ thuật quản lý năng lượng khi các khối không sử dụng được tắt;
- Cấu trúc công suất thấp dựa trên tính song song, đường ống, vv;
- Giảm số lượng dây nối chung;
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 9/43
- Giảm thiểu tập lệnh cho việc giải mã và thực thi đơn giản.
Giảm công suất thông qua lựa chọn thuật toán
Các kỹ thuật để giảm thiểu công suất ở cấp độ thuật toán
- Chuyển đổi hoạt động;
- Giảm thiểu số lượng hoạt động và do đó số lượng tài nguyên phần cứng;
- Mã hóa dữ liệu cho hoạt động chuyển mạch tối thiểu.
Giảm công suất trong hệ thống
Mức hệ thống cũng quan trọng đối với toàn bộ quá trình tối ưu hóa công suất. Một
số kỹ thuật là:
- Sử dụng các xung clock hệ thống thấp. Tần số cao hơn được tạo ra với trên chip
vòng bị khóa pha;
- Sử dụng mức tích hợp cao. Tích hợp bộ nhớ ngoài chip và các IC khác
chẳng hạn như thiết bị ngoại vi kỹ thuật số và tương tự
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 10/43
CHƯƠNG 3.
THIẾT KẾ CMOS VLSI CÔNG SUẤT THẤP DÙNG KĨ
THUẬT ADIABATIC LOGIC
1.6 Phương pháp thiết kế ADIABATIC LOGIC
Yêu cầu công suất động của mạch CMOS nhanh chóng trở thành mối quan tâm lớn
trong việc thiết kế các hệ thống thông tin cá nhân và các máy tính lớn. Trong luận
án này,Một phương pháp logic CMOS mới được gọi là PASS TRANSISTOR
ADIABATIC LOGIC, dựa trên nguyên lý chuyển mạch ADIABATIC được giới
thiệu. Thuật ngữ ADIABATIC xuất phát từ từ tiếng Hy Lạp được sử dụng để mô tả
các quá trình nhiệt động lực học mà không trao đổi năng lượng với môi trường và
do đó không mất năng lượng dưới dạng nhiệt tiêu tán.
ADIABATIC LOGIC cung cấp một cách để tái sử dụng năng lượng được lưu trữ
trong tụ điện tải chứ không phải là cách truyền thống xả các tụ điện tải xuống mặt
đất và lãng phí năng lượng này.
1.1.4 Nguyên tắc chuyển đổi ADIABATIC logic
Từ ADIABATIC xuất phát từ từ tiếng Hy Lạp được sử dụng để mô tả các quá trình
nhiệt động lực học không tiêu tốn năng lượng với môi trường bên ngoài và do đó,
không mất năng lượng dưới dạng nhiệt tiêu tán.
Nhưng trong tính toán thực tế, quá trình lý tưởng như vậy không thể đạt được vì sự
hiện diện của các yếu tố tiêu tán như trở kháng trong mạch điện.
Tuy nhiên, ta có thể đạt được công suất tiêu thụ năng lượng rất thấp bằng cách làm
chậm tốc độ hoạt động và chỉ chuyển mạch Transistor trong những điều kiện nhất
định. Các năng lượng tín hiệu được lưu trữ trong các tụ điện được tái chế thay vì bị
tiêu hao dưới dạng nhiệt. Do đó phương pháp ADIABATIC LOGIC còn được gọi là
khôi phục năng lượng cho CMOS.
Cần lưu ý rằng hoạt động đầy đủ của mạch ADIABATIC là điều kiện lý tưởng có
thể được tiếp cận tiệm cận khi quá trình chuyển mạch bị chậm lại. Trong hầu hết các
trường hợp thực tế, sự tiêu tán năng lượng liên quan đến một quá trình truyền tải
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 11/43
thường bao gồm một thành phần đoạn nhiệt ADIABATIC và một thành phần không
phải đoạn nhiệt NON-ADIABATIC. Do đó, việc giảm tất cả tổn thất năng lượng về
0 có thể không thực hiện được, bất kể tốc độ chuyển đổi. Với cách tiếp cận chuyển
đổi đoạn nhiệt, các nguồn năng lượng mạch được bảo toàn thay vì tiêu tan dưới
dạng nhiệt. Tùy thuộc vào ứng dụng và các yêu cầu hệ thống, cách tiếp cận này đôi
khi có thể được sử dụng để giảm tiêu hao công suất của các hệ thống kỹ thuật số.
Hình 3-1: Mạch Giải thích chuyển đổi Adiabatic
- Ở đây, điện dung tải được tính bởi một nguồn dòng không đổi (thay vì nguồn điện
áp không đổi như trong các mạch CMOS thông thường).
- R là trở kháng của mạng PMOS. Một dòng sạc liên tục tương ứng với một đoạn
đường điện áp tuyến tính. Giả sử, điện áp tụ điện VC ban đầu là 0.
Do đó điện áp chuyển mạch là: I.R
P(t) trong quá trình chuyển mạch: IR2
Do đó năng lượng sạc : (R.I2)T
E=(RI2)T=(CV/T)2RT=C2V2R/T
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 12/43
Do đó : E=Ediss=(CV/T)2RT
Trong đó các giá trị được tính như sau:
E: năng lượng tiêu tan trong khi sạc
Q: năng lượng dùng để truyền đến tải
C: giá trị của điện dung tải
R: điện trở của MOS chuyển mạch khi hoạt động
V: giá trị của điện áp tại tải
T: thời gian để nạp
Bây giờ, một số quan sát có thể được thực hiện như sau:.
- Năng lượng tiêu tán nhỏ hơn so với trường hợp thông thường, nếu thời gian sạc T
lớn hơn 2RC, tức là năng lượng tiêu hao có thể được thực hiện tùy ý nhỏ bằng cách
tăng thời gian sạc.
Ngoài ra, năng lượng tiêu tan là tỷ lệ thuận với R, ngược lại với trường hợp thông
thường, nơi mà sự phân tán phụ thuộc vào điện dung và điện áp thay đổi . Do đó,
việc giảm trở kháng của mạng PMOS sẽ làm giảm sự tiêu hao năng lượng.
1.1.5 Một cổng ADIABATIC LOGIC đơn giản
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 13/43
Hình 3-2: Sơ đồ mạch chung của cổng logic CMOS thông thường
Hình 3-3: Cấu trúc liên kết của Cổng logic Adiabatic có cùng chức năng
Hình ảnh trên mô tả một cấu trúc liên kết mạch chung cho các cổng CMOS thông
thường và các thành phần tạo nên ADIABATIC.
Để chuyển đổi cổng logic CMOS thông thường thành cổng ADIABATIC, các mạng
kéo lên và kéo xuống phải được thay thế bằng các cổng cổng bổ sung (cổng T).
Hệ thống cổng T thực hiện chức năng kéo lên được sử dụng để điều khiển đầu ra
thực sự của cổng ADIABATIC, trong khi mạng -gate thực hiện chức năng kéo
xuống sẽ điều khiển nút đầu ra bổ sung. Mạng lưới cổng T thực hiện chức năng kéo
lên được sử dụng để điều khiển đầu ra thực sự của cổng thông tin, trong khi mạng
-gate thực hiện chức năng kéo xuống sẽ điều khiển nút đầu ra bổ sung.
Lưu ý rằng tất cả các yếu tố đầu vào phải có sẵn ở dạng bổ sung. Cả hai mạng trong
mạch ADIABATIC LOGIC được sử dụng để sạc cũng như xả điện dung đầu ra đảm
bảo rằng năng lượng được lưu trữ tại nút đầu ra có thể được bù đắp lại bởi nguồn
điện cấp vào cuối mỗi chu kì. Để cho phép vận hành ADIABATIC, nguồn điện áp
DC của mạch ban đầu phải được thay thế bằng nguồn cấp xung với ngõ ra điện áp
nối tiếp nhau.
1.1.6 Giới thiệu cổng PAL
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 14/43
Hình 3-4: Sơ đồ cổng A.B+C sử dụng logic thiết kế PAL
Ý tưởng chính của sơ đồ này đó chính là thiết kế một sơ đồ cổng để tái sử dụng
lượng năng không được sử dụng được lưu trữ trong tụ điện, thay vì xả xuống đất
thông qua đường đi xuống NMOS thì ta sẽ thiết kế mạch cấp PClk cho PMOS nối
xuống NMOS để không cho năng lượng này xuống đất mà chuyển ngược lại nguồn.
Khi ngõ vào input cấp cho NMOS hoạt động thì ngược lại ngõ vào input_bar ngắt.
Khi đó mạch hoạt động và lượng điện tiêu tán sẽ được nạp trong tụ C của ngõ ra
OUT. Và khi chuyển đổi mước logic điện áp của đầu vào input thì NMOS của input
sẽ ngắt và input_bar của NMOS ngược lại sẽ hoạt động và khi đó điện năng sẽ được
xả ra ở tụ đầu ra OUT đồng thời nạp ở đầu OUT_bar. Quá trình này lặp đi lặp lại
liên tục trong một chu kì liên tục.
Pass Transistor Adiabatic Logic (PAL Logic) đề cập đến sơ đồ công suất thấp đã
được sử dụng trong dự án hiện tại. Nó là một mạch CMOS ADIABATIC LOGIC,
dựa trên nguyên tắc tái sử dụng năng lượng giữa nguồn điện AC và cổng Logic.
Điểm chung cho tất cả các logic (công suất thấp) đoạn nhiệt là sự trao đổi năng
lượng theo kỳ giữa nguồn xung clock và logic.
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 15/43
PAL là logic một logic mạch ADIABATIC với 2 cổng có độ phức tạp của cổng
tương đối thấp và nó hoạt động với 2 pha xung clock cấp vào. Nó có chức năng bộ
nhớ được thực hiện bởi một cặp các cổng PMOS kết hợp chéo và chức năng logic
được thực hiện bởi một cặp khối chức năng NMOS của Transistor thực sự và quan
trọng (f, f ').
Dựa vào hình trên ta thấy việc thực hiện chức năng của khối A.B+C thông qua việc
dùng cổng logic PAL. Nguồn xung clock được cung cấp, Các đầu vào tạo ra một
đường dẫn, khi điện áp xung clock tăng lên, từ đầu vào đến một trong các nút đầu ra
(f hoặc f '). Các nút khác sẽ được phân chia và giữ điện áp bằng 0 bởi điện dung tải
của nó. Tại đây một Transistor PMOS sẽ được điều khiển và sạc vào tụ khi ở mức
logic 1 và giá trị điện áp đi tới giá trị cao nhất. Trạng thái đầu ra bằng giá trị ở xung
quanh đỉnh của xung clock. Điện áp xung clock sau đó sẽ chuyển xuống từ đầu về
phía giá trị bằng không, năng lượng lấy lại được lưu trữ trong tụ điện dung ở nút
đầu ra.của mạch.
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 16/43
3.1 Thiết kế và mô phỏng các cổng Logic cơ bản
Dùng phần mềm virtuoso để thiết kế và mô phỏng các cổng logic cơ bản: cổng
NOT, cổng NOR, Cổng NAND, cổng XOR và cổng 3 đầu vào A.B+C sử dụng công
nghệ 130nm, nguồn cung cấp 5V bằng phương pháp thường và phương pháp
ADIABATIC LOGIC.
1.1.7 Thiết kế cổng NOT dùng công nghệ CMOS thường và PAL
Hình 3-5: Sơ đồ cổng NOT dùng công nghệ CMOS thường
Hình 3-6: Kết quả mô phỏng cổng NOT dùng công nghệ CMOS thường
- Tín hiệu đầu ra OUT đảo so với tín hiệu đầu vào A.
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 17/43
Hình 3-7: Sơ đồ cổng NOT dùng công nghệ PAL
Hình 3-8: Kết quả mô phỏng cổng NOT dùng công nghệ PAL
Giá trị điện áp đầu ra phụ thuộc vào giá trị điện áp đầu vào:
- Khi mức logic của A ở mức 1 thì giá trị điện áp đầu ra OUT ở 0V, ngược lại khi A
ở mức 0 thì giá trị đầu ra bằng điện áp của nguồn PClk.
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
ĐỒ ÁN TỐT NGHIỆP
Trang 18/43
Bảng 3-1: So sánh công suất tiêu thụ của cổng NOT CMOS/PAL
STT
Tần số xung Power
Clock (MHz)
Công suất tiêu thụ
Công suất tiêu thụ
NOT CMOS thường
cổng NOT PAL
(Watt)
(Watt)
1
10
302,8.10-6
9,57.10-6
2
20
541,2.10-6
38.10-6
3
50
1,29.10-3
241,4.10-6
4
100
2,56.10-3
1,031.10-3
Nhận xét
Dựa vào bảng ta có thể thấy công suất đáp ứng của mạch giảm đi rất nhiều khi ta
thiết kế cổng sử dụng công nghệ PAL theo phương pháp ADIABATIC LOGIC so
với khi sử dụng phương pháp thiết kế CMOS thông thường.
Tần số của xung Clock đầu vào càng cao thì công suất tiêu thụ càng lớn.
Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC
