ĐỀ THI GIỮA KÌ XỬ LÍ TÍN HIỆU SỐ
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (217.85 KB, 3 trang )
ĐHQG TPHCM–ĐH Bách Khoa
Khoa Đ-ĐT–BM Điện Tử
GVPT: Hồ Trung Mỹ
Đáp án của Đề kiểm tra giửa HK 2 – NH:2011-2012
Môn: Xử lý tín hiệu số với FPGA – Lớp: DD08DV1
Ngày thi: 03/04/2012 – Thời gian làm bài: 45 phút
(SV được sử dụng tài liệu của mình, KHÔNG được dùng máy tính)
Câu 1: (4 đ)
Cho trước DFG sau và thời gian tính toán của nút được ghi trong dấu ngoặc kế bên nút đó (đơn vị u.t.).
a) Tìm giới hạn lặp bằng quan sát: (1.5 đ)
Tính các giới hạn vòng trong DFG (1 đ)
Vòng thứ
1
2
3
4
5
Các nút trong vòng
A-B-D
A-B-C-D
A-E-C-D
B-D
B-C-D
Giới hạn vòng (u.t.)
(10+2+6)/2 = 18/2 = 9
(10+2+6+4)/2 = 22/2 = 11
(10+8+4+6)/2 = 28/2 = 14
(2+6)/1 = 8
(2+4+6)/1 = 12
Suy ra giới hạn lặp T = max{các giới hạn vòng} = 14 u.t. (0.5 đ)
b) Tìm giới hạn lặp bằng giải thuật LPM: (2.5 đ)
S1. Lập giản đồ Gd: (0.5 đ)
DSP-FPGA_KTGHK_AY1112-S2_trang 1/3
S2. Lập ma trận L(1) dựa theo Gd: (0.5 đ)
-
S3. Lập các ma trận L(2) và L(3) dựa theo L(1): (1 đ)
S4. Suy ra giới hạn lặp T = max{ 28/2, 24/2, 40/3 } =
14 u.t. (0.5đ)
Câu 2: (2 đ)
Một bộ lọc số được mô tả bởi phương trình sau:
y(n) = ax(n) + bx(n–2) + cx(n–4)
a) Vẽ sơ đồ khối của mạch để cho chu kỳ xung nhịp TCLK = TM + TA (TM là thời gian tính toán của bộ nhân
và TA là thời gian tính toán của bộ cộng): (0.5đ)
b) Vẽ sơ đồ khối của cấu trúc a) với kích thước khối là 3. (1.5 đ)
Ba phương trình ngõ ra: (0.5 đ)
y(3k)
= ax(3k)
+ bx(3k–2) + cx(3k–4)
y(3k+1) = ax(3k+1) + bx(3k–1) + cx(3k–3)
y(3k+2) = ax(3k+2) + bx(3k)
+ cx(3k-2)
Sơ đồ khối của hệ song song có kích thước khối là 3: (1 đ)
Chú ý từ hệ phương trình ta vẽ trực tiếp sơ đồ khối hoặc biến đổi như trong slide để có dạng gọn hơn!
Hình vẽ sẽ được bổ sung sau!
DSP-FPGA_KTGHK_AY1112-S2_trang 2/3
Câu 3: (4 đ)
Cho trước DFG sau và thời gian tính toán của nút được ghi trong dấu ngoặc kế bên nút đó (đơn vị u.t.).
a) Tính đường tới hạn (critical path) của DFG: (1 đ)
(0.5 đ)
Đường tới hạn đi qua các nút:
A-E-C
và có giá trị là 10+8+4 = 22 u.t. (0.5 đ)
b) Tái định thì (retiming) DFG để có được giá trị đường tới hạn mới là 10 u.t. ( 3 đ)
Hãy vẽ các nhát cắt trên DFG gốc và vẽ lại hình mới cho mỗi nhát cắt và tính lại đường tới hạn cho DFG
sau cùng.
Nghiệm 1 có được bằng
Tái định thì tại nút A (-2D) rồi nút E(-D)
Nghiệm 2 có được bằng
Tái định thì tiếp nghiệm 1 tại nút B (-D)
Đường tới hạn mới là: 10 u.t. (tại nút A)
Đường tới hạn mới là: 10 u.t. (tại nút A)
Kết thúc bài kiểm tra
DSP-FPGA_KTGHK_AY1112-S2_trang 3/3
