I HC QUC GIA TP. H CHÍ MINH
TRI HC KHOA HC T NHIÊN
KHOA VT LÝ VT LÝ K THUT
B MÔN VT LÝ HT NHÂN
KHÓA LUN TT NGHIP
Đề tài:
PHÁT TRIN ZERO-SUPPRESSION CHO THIT B
ADC100Msamp/sec 32 KÊNH CA D ÁN E36
SVTH: Nguyễn Hữu Thành
GVHD: TS. Võ Hồng Hải
GVPB: ThS. Nguyễn Quốc Hùng
TPHCM 2014
LI C
c tiên, em xin gi li c ng dn
TS. Võ Hng Hi. Vi s ng dn ca thy, em n
ra.
Em xin c ThS. Nguyn Quc Hùng c và có nhng
n quý báu cho khóa lun này.
in c y cô trong B môn Vt Lý H
ging dy và cung cp cho em rt nhiu kin thc trong suc tng
i hc Khoa hc T nhiên TP. H Chí Minh.
Em xin gi li cn t Ht nhân ca B môn Vt lý Ht
c bit là anh Bùi Tun Kh bo, h tr và cùng gii quyt
nhn này mt cách rt nhit tình.
Cui cùng, xin cnh và ng h em trong
sut quá trình hc tp và hoàn thành khóa lun.
TP.HCM, Tháng 7-2014
Nguyn Hu Thành
i
i
iii
DANH M iv
v
vi
1
3
1.1. 3
1.1.1. 3
1.1.2. 3
1.2. 9
1.3. -100MHz- 10
1.3.1. -ADC/FPGA 10
1.3.2. -100MHz- 12
1.4. 13
100MHz 32 KÊNH 14
2.1. 14
2.2. 15
2.2.1.
15
2.2.2.
19
25
3.1. 25
3.2. 26
3.2.1. 26
3.2.2. 29
ii
3.2.3. 31
34
35
36
iii
DANH MC CÁC HÌNH V
Hình 1.1. 4
Hình 1.2. 5
Hình 1.3. 6
Hình 1.4. 7
Hình 1.5. 8
Hình 1.6. 9
Hình 1.7. 10
Hình 1.8. Flash-ADC 10
Hình 1.9. úc FPGA 11
Hình 1.10. 12
Hình 2.1. Nguyên lý zero suppression 14
Hình 2.2. 15
Hình 2.3. 16
Hình 2.4. 17
Hình 2.5. 18
Hình 2.6. 19
Hình 2.7. 20
Hình 2.8. 22
Hình 2.9. 23
Hình 3.1. 25
Hình 3.2.
Oscillocope 26
Hình 3.3. Xung tín 27
Hình 3.4.
4) v 28
Hình 3.5.
zero suppression 29
Hình 3.6.
30
Hình 3.7. 33
iv
DANH MC CÁC BNG BIU
+
8
. 32
v
J-PARC
Japan Proton Accelerator
Reseach Complex
Trung tâm gia tc proton
cho nghiên ca chuyên xâu
ti nht bn
ESS
Electron-Static Separator
Khn
PMT
Photomultiplier Tube
n
WLS
Waselength Shifter
Si dch chuyc sóng
MPPC
Multi Pixel Proportional
Counter
m t l m
MWPC
Multi Wire Proportion
Champer
Bum t l
TOF
Time Of Flight
Thi gian bay
IB
Internal Bremsstrahlung
Bc x hãm ni
SD
Structure Dependent
Bc x ph thuc cu trúc
FADC
Field-Programmable Gate
Array
Vi mch dùng cu trúc
mng phn t logic mà
i dùng có th lp trình
c
DISC
Discriminator
B phân bit
I/O
Input/Output
Nhp/xut
vi
K
+
+
Neutrino
N
R
K
ositron
P
e+
P
µ+
t
1
M U
và
-PARC). cao,
các
ách nhanh chó-
trên FPGA.
Bo -ADC 10 bit
và 32 kênh FPGA y
Hc TP H Chí Minh
là s k tha t bo mch VMEFADC c s dng trong d án E36.
nghiên c
+
+
-ADC, xun
+
10
-6
) [1] hãm
.
rong k, chúng tôi
VMEFADC3 PGA
2
máy tính. ô
lên máy tính còn có
zero suppression,
VMEFADC3
VMEFADC
VMEFADC
khái quzero suppression.
Trzero suppression
3
GII THIU D ÁN E36
chùm tia K
+
CsI(Tl)
zero suppression.
1.1. Gii thiu chung v d án E36
1.1.1. Ma d án
(J-PARC) [9]
+
). Trong các phân rã
+
, t
(1.1)
Model-SM
K
R
[10].
R
K
lý
, R
K
3
2 10
[1] (
sai
Ngoài ra d
neutrino
K
+
1.1.2. b trí ca thí nghim E36
J-
cao.
-PARC thông
()
()
e
K
Ke
R
K
4
-
-PARC [9].
hình 1.1 [1].
Hình 1.1. [10]
+
[1], [10]
án E36 là chùm K
+
ng cách tách chùm tia K
+
-
-,
trong hình 1.2.
5
Hình 1.2. [1]
Tuy nhiên chùm K
+
ngoài K
+
+
h
K1.1BR, Electro-Static Separator-ESS) còn
ng vai
+
+
+
+
+
+
h
i
chùm tia pion và kaon
6
PMT bên ngoài, m [1], [4].
Hình 1.3. [10]
[10]
+
degrader và
mm
3
sóng WLS (Wavelength S
MPPC (Multi Pixel Proportional Counter) [4], [10]
+
7
[1], [10]
Khi chùm K
+
C1
GEM C1 h
Hình 1.4. C1 [10]
Multi-wire
proportional chambers - MWPC). C2 và C3-
(hình 1.1). N
+
và e
+
20µm
cathode
hình 1.5.
8
Hình 1.5. [10]
+
1.1.
+
[1]
Hình thc phân rã
T s phân rã
ng (MeV/c)
K
+
+
e
1,6×10
-5
1
247
K
+
+
µ
6,3×10
-1
40000
236
K
+
+
(IB)
~0.1
K
+
+
(SD)
1,5×10
-5
~1
K
+
+
0
4,8×10
-2
3000
<228
K
+
+
5,5×10
-3
400
K
+
+
0
3,2×10
-2
2000
<215
án
và
[1], [10].
,
và các
có
B = 1.4T (hình 1.1)
và
và
và
và
và
và
.
9
+
và
+
.
e
+
và µ
+
erogel Cherenkov
x-_tinh cherenkov
(lead-glass Cherenkov
-of-flight) [1], [10]
TOF2 (hình 1.1)
và
và
0,5ns cho m . Bách khC,
TOF sh
+
hính xác
và
và
K
1.2. Gii thiu dò CsI(Tl) trong d án E36
án E36 khi chùm K
+
,
á n thân K
+
ãm gamma. Trong này n hai l
và
.
R
K
ã
và
trong
và
[1], [10]
ãm i (Internal Bremstrahlung - IB) còn u trúc
(Structure Dependent - SD) hãm
trong hình 1.6.
Hình 1.6. [1]
10
hình 1.4. Gamma
hãm CsI(Tl),
Hình 1.7
Hình 1.7.
1.3. Thit b FADC-100MHz-32kênh/FPGA u dò CsI
1.3.1. Khái nim v Flash-ADC và FPGA
Hình 1.8. -ADC [5]
11
Flash Analog to Digital Converter (Flash-ADC t
[3], [5]. Hình 1.8 -
ADC.
Bên trong Flash-
-ADC có
-ADC n
n
2
n
-
FPGA [2], [8] (Field-
hình 1.9
Hình 1.9. úc FPGA [2]
12
1.3.2. Thit b FADC-100MHz-32kênh/FPGA s dng trong d án E36
-100MHz-
Hình 1.10 VMEFADC.
.
Hình 1.10.
hình 1.10
-
13
, 224
kênh 2kênh
Hình 1.10 x [8]
(chip FPGA Spartan_6 XC6SLX150 g vào ra I/O, 147443 k
1.4.
(buffer)
ông có
pháp zero suppression
phông)
chip FPGA có th
,
14
PHÁT TRIN ZERO SUPPRESSION
CHO THIT B FADC 100MHz 32 KÊNH
chúng tôi
này, chúng tôi
2.1. Nguyên lý phát trin zero suppression
hình
này nh
-ADC. Tín kèm
ính hay không.
Hình 2.1. Nguyên lý zero suppression
15
2.2. khn zero suppression
2.2.1. Cu trúc và ch a t
n chzero suppression
[6]
trong FPGA. module FRONTEND, Formater,
Sender và SiTCP
Hình 2.2. [6]
25MHz (25
16
h
g trong h
Hình 2.3.
a (FIFO10)
Tro
Ghi d lit mng (buffer)
d liu vi chiu dài ca mng là 512 phn t vi mi phn t là 10 bit. S phn t
ca FIFO_data có th c tùy theo mi dùng. Chú ý rng,
FIFO_data ch là mt m m thi (sau khi my, d liu mi s
c liu c). Mc dù mng ca FIFO_data có chiu dài là 512
s phn t ghi có th u khin thông qua mt bin ffull. Khi có xung tín hiu thì
ng th t hin mt tín hiu trigger, tín hiu này s c gi ti
dng vic ghi d lic d liu ra (rd_en
ng thi t FIFO_data t ra tín hi cho thy rng my
(full = 1) tm thi không ghi nhn d liu và d lic ra (empty = 0).
17
tron ch ghi 600 phn t (s phn t ghi vào
(ffull) phi nh c nh chiu dài ca mng trong FIFO_data).
c d liu t FIFO_data: Vic d li c ghi hay
nói cách khác, 600 giá tr phn t c ghi c bao nhiêu phn t là do
mi s dng mà quynh s phn t ng d lic
c ra t FIFO_data vi tn s bng tn s ghi i 25
triu d liu trên giây). Khi tín hic cho phép (re_en = 1) vic ghi d
liu s c tm dn khi vic hoàn thành (empty = 1). D liu ghi vào
c s c d liu ca FIFO_data s c lp
p li mn m bo rng d liu ghi nhn là liên tc.
Chuyi tín hiu theo chun truyn ca cng LAN: D lic ra
t truyn lên máy tính thông qua cng
LAN thì d liu phc 16 bit. ôi phi chuyn t 10 bit
sang 16 bit. Bng cách thêm vào 6 bit cui t bit th n bit th 16 vi bit th 11
c mnh là 0, bit th n bit th 16 s ng vi v trí kênh. Cách ghi
c d liu cc mô t trong hình 2.4.
Hình 2.4. [7]
hình 2.5 [6]
dtôi