Đề thi cuối kì verilog hdl ppt
Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (46.51 KB, 3 trang )
ðẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
TRƯỜNG ðẠI HỌC CÔNG NGHỆ THÔNG TIN ðộc lập – Tự Do – Hạnh phúc
==============================================================
1
ðỀ THI CUỐI KÌ VERILOG HDL
Time: 90 phút
1. Câu 1: 2.5ñ
Cho mạch như hình vẽ sau:
Trong ñó:
- Ta : thời gian tín hiệu ñi từ CLK ñến
in
CLK
- Tb: thời gian tín hiệu ñi từ
in
CLK
ñến
in
CLK
- Tc : thời gian tín hiệu ñi từ D0 ñến A
- Td : thời gian tín hiệu ñi từ A ñến B
- Te : thời gian tín hiệu ñi từ B ñến Q0
a. Mạch trên là mạch gì ?
b. Tính
setup
T
,
hold
T
,
access
T ,
output holdtime
T
của mạch trên.
2. Câu 2: 2.5ñ
Cho ñoạn code Verilog HDL sau:
ðẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
TRƯỜNG ðẠI HỌC CÔNG NGHỆ THÔNG TIN ðộc lập – Tự Do – Hạnh phúc
==============================================================
2
always@(posedge CLK or negedge RST_N)
begin
if(!RST_N) begin
Color_R <= 0;
end
else
begin
if (Cursor_EN)
begin
if(H_Cont>=X_START && V_Cont>=Y_START )
begin
if((H_Cont==X_START + Cursor_X) ||
(V_Cont==Y_START + Cursor_Y))
begin
Color_R <= Cursor_R;
end
else
begin
Color_R <= Red;
end
end
else
begin
Color_R <= Red;
end
end
end
end
- Hãy tổng hợp ( synthesis ) ñoạn code trên ra mạch ? Giả sử ta có sẵn các
component : các cổng logic cơ bản, mạch so sánh bằng, mạch so sánh hơn, flip-
flop, mạch cộng.
ðẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
TRƯỜNG ðẠI HỌC CÔNG NGHỆ THÔNG TIN ðộc lập – Tự Do – Hạnh phúc
==============================================================
3
3. Câu 3: 2.5ñ
Cho mạch như hình vẽ:
a. Nêu chức năng của mạch trên ?
b. Mô tả mạch trên sử dụng Verilog HDL ?
4. Câu 4: 2.5ñ
Sử dụng Verilog HDL thiết kế mạch kiểm phiếu có chức năng như sau:
- Mạch có 4 input ñại diện cho 4 phiếu bầu ñể xem xét việc thông qua một dự
luật. Nếu ñồng ý thông qua dự luật, phiếu bầu có giá trị logic “1”, ngược lại
có giá trị logic “0”.
- Mạch có 1 output ñại diện cho việc thông qua (logic “1”) hay không thông
qua (logic “0”) một dự luật.
- Dự luật ñược thông qua nếu số phiếu bầu ñồng ý thông qua lớn hơn 50%
tổng số phiếu bầu.
June 06, 2010
Lâm ðức Khải
