Bài Tập Nhóm 2 Ứng Dụng Của Op Amp Và Ic Số.pdf

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (2.08 MB, 29 trang )

<span class="text_page_counter">Trang 1</span><div class="page_container" data-page="1">

<b>TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI </b>

<b>BÁO CÁO </b>

BÀI TẬP NHÓM 2

<b>ỨNG DỤNG CỦA OP AMP VÀ IC SỐ</b>

<b> Giảng viên hướng dẫn: Ths Hồng Quang Huy Nhóm : Nguyễn Quang Huy-20203452</b>

<b>Học Kỳ :</b> 20212

<b>Hà Nội 7/2022</b>

</div><span class="text_page_counter">Trang 2</span><div class="page_container" data-page="2">

2.1. Biển diễn một phép logic dưới dạng các tín hiệu điện thế ………...….11

2.2. Chuyển sang mạch NAND chung………..12

2.3. Sử dụng bìa Karnaugh để tối thiểu hóa mạch………...……….……13

2.4. Mạch cộng 8-bit sơ bộ (từ 0 đến 255 hay -128 đến 127 )………..16

<b>I. Ứng dụng OP-AMPI.1 Mạch khuếch đại đảo:</b>

</div><span class="text_page_counter">Trang 3</span><div class="page_container" data-page="3">

<i><small>IP=IN</small></i><small>=0</small>Áp dụng dịng vịng tại nút N ta có:

</div><span class="text_page_counter">Trang 4</span><div class="page_container" data-page="4">

b. Kết quả lý thuyết và mơ phỏng:

<i>Hình 2: Đồ thị đo mạch khuếch đại đảo</i>

</div><span class="text_page_counter">Trang 5</span><div class="page_container" data-page="5">

- Mạch cộng thuật toán đảo:

</div><span class="text_page_counter">Trang 6</span><div class="page_container" data-page="6">

b. Kết quả lý thuyết và mô phỏng:

</div><span class="text_page_counter">Trang 7</span><div class="page_container" data-page="7">

 Số liệu mơ phỏng có sai số khơng đáng kể so với lý thuyết, lý thuyết được chứngminh.

- Với Ur là xung vng 10V, chu kỳ 0.4s

 Ngay lúc đóng mạch Ur là nguồn một chiều 10V và C có điện trở một chiều lớn vô cùng nên mạch là khuếch đại vòng lặp hở Ur=18.5V

</div><span class="text_page_counter">Trang 8</span><div class="page_container" data-page="8">

 Trong nửa chu kỳ dương của Uv (0.2s) theo cơng thức tích phân Ur giảmtuyến tính từ 18.5V xuống -1.5V.

 Trong nửa chu kỳ âm (0.2s tiếp theo) Ur tăng tuyến tính từ -1.5V đến 18.5V.

- Vậy Ur là xung tam giác chu kỳ 0.4s , cực đại ở 18.5V và cực tiểu ở -1.5V

b. Kết quả lý thuyết và mơ phỏng:

t(s) Ur(V) <sup>Ur(V) lý</sup>thuyết

</div><span class="text_page_counter">Trang 9</span><div class="page_container" data-page="9">

**Bỏ qua các chu kỳ đầu có các giai đoạn quá độc. Nhận xét:

 Số liệu mơ phỏng có sai số không đáng kể so với lý thuyết, lý thuyết được chứngminh.

a. Sơ đồ mạch:

- Với khuếch đại vịng lặp hở, khi Uv (ở đầu đảo) là dương Ur sẽ đạt mức điện thế bão hòa âm và ngược lại khi Uv là âm Ur sẽ đạt mức điện thế bão hòa dương

</div><span class="text_page_counter">Trang 10</span><div class="page_container" data-page="10">

- Với Uv là kích thích Sin 50 Hz thì Ur sẽ là xung vuông 50Hz nửa chu kỳ dương ở 18.5V và nửa chu kỳ âm ở -18.5V

b. Kết quả mơ phỏng:

<i>Hình 8: Đồ thị đo mạch tạo xung vuông</i>

- Đầu ra là xung vuông, tần số 50Hz, điện thế nửa chu kỳ âm là -19.9953V, nửa chu kỳ dương là 18.5015 V

c. Nhận xét: Chu kỳ âm vượt qua mức điện thế bão hòa lý thuyết và tiến gần hơn đếnđiện thế nguồn cấp âm.

</div><span class="text_page_counter">Trang 11</span><div class="page_container" data-page="11">

1. Một số cổng IC số: a. Họ TTL:

</div><span class="text_page_counter">Trang 18</span><div class="page_container" data-page="18">

1 1 0- Cổng NOR:

</div><span class="text_page_counter">Trang 19</span><div class="page_container" data-page="19">

1 1 0- Cổng NOT:

</div><span class="text_page_counter">Trang 20</span><div class="page_container" data-page="20">

<i>Bảng 5: Bảng chân lý của phép logic X</i>

b. Mô phỏng phép logic trên thành các phần tử logic gate:

<i>Hình 9: Đồ thị đo mạch biểu diễn phép logic X</i>

- Bảng chân lý thu được từ mạch:

<b>II.2Chuyển sang mạch NAND Chung:</b>

a. Thực hiện chuyển mạch logic ở phần 1

</div><span class="text_page_counter">Trang 21</span><div class="page_container" data-page="21">

<i>Hình 10: Đồ thị đo mạch biểu diễn phép logic X sử dụng NAND chung</i>

- Chuyển các cổng NOT, AND và OR bằng các sơ đồ các cổng NAND tươngứng

- Loại bỏ các cổng NOT nối tiếpb.Kết quả mô phỏng.

- Bảng chân lý thu được từ mạch

<b>2.3: Sử dụng bìa Karnaugh để tối thiểu hóa mạch.</b>

a. Tối thiểu hóa phép logic phức tạp.

</div><span class="text_page_counter">Trang 24</span><div class="page_container" data-page="24">

<i>Hình 12: Mạch của phép logic phức tạp sau tối thiểu hóa</i>

- Bảng chân lý thu được từ mạch logic là:

</div><span class="text_page_counter">Trang 25</span><div class="page_container" data-page="25">

hai hạng tử (A, B) và giá trị nhớ của phần tử cộng trước nó. Kết quả là giá trịbit của đơn vị tổng cùng bậc nhị phân.

 Phần nhớ: (C tiếp) có giá trị logic bằng 1 nếu ít nhất có 2 trong số 3 giá trị của A, B và C bằng 1. Ý nghĩa logic của nó là:

- Mạch cộng gồm các phần tử cộng nối với nhau, phần tử trước cấp cho phần tử sau giá trị nhớ. Phần tử cộng của hạng nhị thấp nhất có giá trị bằng 0 (nối đất)

</div><span class="text_page_counter">Trang 26</span><div class="page_container" data-page="26">

CHƯƠNG 3 FET

1 Đặc tuyến ra JFET

</div><span class="text_page_counter">Trang 27</span><div class="page_container" data-page="27">

Sau đó chọn Run (ấn F5) : View ->Grapher

</div><span class="text_page_counter">Trang 28</span><div class="page_container" data-page="28">

Từ kết quả đo của đặc tuyến ra có thể vẽ đặc tuyến truyền đạt. Chú ý rẳng ở đây ta chọn vẽ ba điểm

thay vì bốn điểmĐiểm 1 : UGS =0VĐiểm 2 : UGS = Up =-2VĐiểm 3 : UGS =Up/2 = -1V

Có thể làm tương tự với 2N5454

</div><span class="text_page_counter">Trang 29</span><div class="page_container" data-page="29">

2 Đặc tuyến ra D MOSFET3 Đặc tuyến ra của E MOSFET

</div>