ĐẠI HỌC QUỐC GIA TP. HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA

LÊ THÀNH TỚI

NGHIÊN CỨU NULL CONVENTION LOGIC
TRONG THIẾT KẾ VI MẠCH BẤT ĐỒNG BỘ

LUẬN ÁN TIẾN SĨ

TP. HỒ CHÍ MINH - NĂM 2023


ĐẠI HỌC QUỐC GIA TP. HCM
TRƯỜNG ĐẠI HỌC BÁCH KHOA

LÊ THÀNH TỚI

NGHIÊN CỨU NULL CONVENTION LOGIC
TRONG THIẾT KẾ VI MẠCH BẤT ĐỒNG BỘ

Chuyên ngành: Kỹ thuật điện tử
Mã số chuyên ngành: 9520203

Phản biện độc lập: TS. Võ Nguyên Sơn
Phản biện độc lập: PGS.TS. Trần Trung Duy

Phản biện: PGS.TS. Trần Ngọc Thịnh
Phản biện: PGS.TS. Trần Công Hùng
Phản biện: PGS.TS. Phan Văn Ca

NGƯỜI HƯỚNG DẪN: PGS.TS. Hoàng Trang


LỜI CAM ĐOAN
Tơi xin cam đoan đây là cơng trình nghiên cứu của bản thân tôi. Các kết quả
nghiên cứu và các kết luận trong luận án này là trung thực, và không sao chép từ bất kỳ
một nguồn nào và dưới bất kỳ hình thức nào. Việc tham khảo các nguồn tài liệu (nếu
có) đã được thực hiện trích dẫn và ghi nguồn tài liệu tham khảo đúng qui định.

Tác giả luận án

Lê Thành Tới

i


TÓM TẮT LUẬN ÁN
Trong nhiều thập kỷ qua, thiết kế đồng bộ đóng vai trị quan trọng trong hệ thống
mạch số. Tuy nhiên, khi công nghệ phát triển, các thiết bị điện tử cũng đòi hỏi yêu cầu
cao hơn, tốc độ xử lý phải nhanh hơn, kích thước vi mạch phải nhỏ gọn hơn, công suất
tiêu thụ phải thấp hơn để duy trì nguồn pin trong thời gian dài. Với các u cầu trên thì
vi mạch đồng bộ rất khó đáp ứng được vì các vấn đề liên quan đến xung clock như clock
skew, glitch, nhiễu điện từ, sự layout cho mạng phân bố xung clock, đặc biệt là vấn đề
giảm công suất. Ngược lại, vi mạch bất đồng bộ khơng sử dụng xung clock nên có thể
khắc phục được một số nhược điểm liên quan đến xung clock như được đề cập ở trên.
Do đó, trong luận án này, tác giả nghiên cứu về ba vấn đề sau:
- Thứ nhất là nghiên cứu về phương pháp thiết kế mạch bất đồng bộ dựa trên
NCL (Null Convention Logic).
- Thứ hai là nghiên cứu qui trình chuyển đổi từ thiết kế đồng bộ sang thiết kế bất
đồng bộ dựa trên NCL.

- Thứ ba là nghiên cứu cải tiến qui trình thiết kế thư viện cell NCL và đề xuất
thiết kế hai bộ thư viện cell NCL tĩnh và bán tĩnh phục vụ cho tổng hợp các thiết kế bất
đồng bộ.
Nghiên cứu về phương pháp thiết kế mạch bất đồng bộ dựa trên NCL, tác giả đã
hệ thống hóa được một số vấn đề liên quan đến thiết kế vi mạch dựa trên NCL. Phương
pháp này sử dụng cơ chế bắt tay cục bộ để đồng bộ các hoạt động của mạch, vì vậy các
phần tử trong mạch chỉ thực hiện quá trình chuyển mạch khi cần thiết, đặc điểm này
khơng giống như trong mạch đồng bộ. Chính vì vậy mà cơng suất chuyển mạch trong
các vi mạch bất đồng bộ được thiết kế dựa trên NCL giảm đáng kể so với vi mạch đồng
bộ. Để minh họa cho các đặc điểm của phương pháp được đề cập ở trên, thuật toán AES
(Advanced Encryption Standard) được chọn làm ví dụ minh họa cho phương pháp.
Ngồi thực hiện ví dụ trên bằng phương pháp bất đồng bộ dựa trên NCL, luận án này
còn thực hiện thiết kế trên bằng phương pháp đồng bộ. Cả hai thiết kế đồng bộ và bất
đồng bộ dựa trên NCL được mô phỏng và thử nghiệm trên FPGA (Field Programmable
Gate Array) và theo hướng tiếp cận ASIC (Application-Specific Integrated Circuit). Từ

ii


đó làm cơ sở cho việc so sánh giữa hai phương pháp về các thơng số như cơng suất, diện
tích và tốc độ. Ngồi ra, thơng số cơng suất của phương pháp bất đồng bộ còn được so
sánh với kết quả nghiên cứu của các tác giả khác. Kết quả nghiên cứu trên ASIC cho
thấy công suất của vi mạch bất đồng bộ dựa trên NCL có thể cải thiện được khoảng 71%
so với vi mạch đồng bộ. Ngoài ra, kết quả nghiên cứu trên FPGA cũng cho kết quả tương
tự, công suất của vi mạch bất đồng bộ dựa trên NCL cũng cải thiện được khoảng 40%
công suất so với vi mạch đồng bộ.
Phương pháp thiết kế vi mạch bất đồng bộ dựa trên NCL khơng những thích hợp
để thiết kế cho các vi mạch công suất thấp mà cịn thích hợp để thiết kế cho các vi mạch
với nhiều mục đích khác. Do đó, để cải thiện vi mạch đã được thiết kế bằng phương
pháp đồng bộ mà không cần phải thiết kế lại nhằm tiết kiệm được thời gian và cơng sức

thì lựa chọn cơng cụ để chuyển từ thiết kế đồng bộ sang thiết kế bất đồng bộ là cần thiết
và cũng được nghiên cứu trong luận án này. Trong số nhiều công cụ chuyển đổi, UNCLE
(Unified NCL Environment) được lựa chọn để chuyển đổi từ thiết kế đồng bộ sang thiết
kế bất đồng bộ dựa trên NCL vì các ưu điểm của cơng cụ này. Trong qui trình chuyển
đổi của UNCLE, các file code Verilog RTL (Register Transfer Level) được chuyển
thành netlist single rail của D flip-flop, chốt và các cổng logic. Netlist này được chuyển
thành netlist bất đồng bộ dual-rail và được tối ưu bởi nhiều chức năng khác. Sau đó,
netlist này có thể được tổng hợp bằng nhiều công cụ khác nhau. Để thử nghiệm qui trình
chuyển đổi, phép chuyển đổi Subbyte thực hiện khối S-box trong q trình mã hóa AES
được thực hiện. Ngồi ra, netlist sau khi chuyển đổi có thể được mô phỏng bằng bộ mô
phỏng Unclesim của UNCLE.
Trong quá trình tổng hợp, hầu hết các thiết kế bất đồng bộ dựa trên NCL đều
được tổng hợp bằng cách sử dụng các thư viện đồng bộ. Đây là khó khăn và bất lợi có
lẽ là lớn nhất cho những người nghiên cứu về các vi mạch bất đồng bộ. Để giải quyết
khó khăn về việc thiếu thư viện cell phục vụ cho tổng hợp các thiết kế bất đồng bộ, trong
luận án này, tác giả đã đề xuất cải tiến qui trình thiết kế thư viện cell chuẩn và đồng thời
cũng đề xuất thiết kế các bộ thư viện cell NCL cho các thiết kế bất đồng bộ. Nhờ vào
qui trình đó mà các nhà nghiên cứu có thể tự tạo các thư viện cell mới ở các công nghệ
khác nhau và cập nhật cell mới một cách dễ dàng.

iii


Các cell NCL được thực hiện bằng công cụ Virtuoso của Cadence và Design
Compiler của Synopsys, được thiết kế dựa trên PDK (Process Design Kit) 45nm và được
mô phỏng để kiểm tra chức năng ở nhiều corner khác nhau. Ngoài ra, Ocean script và
môi trường EDA đã được sử dụng nhằm cải tiến qui trình thiết kế thư viện cell và hỗ trợ
cho q trình đặc tính hóa cell tự động để trích xuất mơ hình thời gian và mơ hình cơng
suất. Các mơ hình này được sử dụng để tạo file .lib. File này được chuyển thành file .db
để tạo thành thư viện. Thư viện NCL hoàn chỉnh gồm 27 cell được sử dụng để tổng hợp

các thiết kế bất đồng bộ dựa trên NCL. Để so sánh các bộ thư viện cell NCL tĩnh và bán
tĩnh trong luận án này với thư viện cell NCL của tác giả khác, tác giả đã thực hiện việc
so sánh kết quả tổng hợp của bộ cộng toàn phần 4 bit bằng cách sử dụng các thư viện
cell NCL được đề xuất và thư viện cell NCL của tác giả khác. Kết quả tổng hợp cho
thấy cơng suất của bộ cộng tồn phần đã cải thiện được 20% khi được tổng hợp bởi thư
viện NCL tĩnh và có thể cải thiện được 39% khi được tổng hợp bởi thư viện NCL bán
tĩnh so với thư viện NCL tĩnh của tác giả khác.

iv


ABSTRACT
For decades, the synchronous designs have played an important role in the digital
circuit systems. However, as the technology develops, electronic devices also require
higher requirements such as the processing speed must be faster, the chip size must be
smaller, and power consumption must be lower to maintain a battery for a long time. As
a result, the synchronous circuits are very difficult to meet the requirements mentioned
above because of the clock related problems, including clock skew, glitch,
electromagnetic interference, the layout of the clock distribution network, especially the
power reduction. In contrast, the asynchronous integrated circuits do not use clocks, so
it could overcome some of the disadvantages related to clocks as mentioned above.
Therefore, in this dissertation, the author focuses on the following three issues:
- The first is to study the asynchronous circuit design method based on Null
Convention Logic (NCL).
- The second is to study the conversion flow from the synchronous design to the
NCL-based asynchronous design.
- The third is to study to improve the standard cell library design flow and propose
to design two sets of static and semi-static NCL cell libraries for the synthesis of the
asynchronous designs.
Researching on the NCL-based asynchronous circuit design method, the author

has systematized some problems related to NCL-based circuit design. The asynchronous
circuits designed based on NCL use the local handshake protocol to synchronize their
operations, so components in the circuit only perform switching when needed, this
feature is unlike in the synchronous circuit. Therefore, the switching power in
asynchronous circuits designed based on NCL is significantly reduced compared to
synchronous circuits. To illustrate the method mentioned above, and its characteristics,
the AES algorithm is chosen as an illustrative example of the method. In addition to
implementing the above example by the asynchronous method based on NCL, the above
design is also implemented by the synchronous method in this dissertation. Both
synchronous and NCL-based asynchronous designs are implemented on FPGA and

v


simulated, tested with ASIC approach. From there as a basis for the comparison between
the two methods on parameters such as power, area and speed. In addition, the power
parameters of the asynchronous method are compared with the research results of other
authors. Research results with ASIC approach have shown that the power consumption
of the NCL-based asynchronous circuits could be improved by about 71% compared to
the synchronous circuits. In addition, the research results on FPGA also give similar
results, the power of the NCL-based asynchronous circuit also improves about 40%
compared to the synchronous circuit.
The NCL-based asynchronous integrated circuit design method is not only
suitable for the design of the low power integrated circuits, but also suitable for the
design of circuits with many other purposes. Therefore, in order to improve the circuits
designed by the synchronous method without having to redesign in order to save time
and effort, choosing tools to convert from the synchronous design to the asynchronous
design is necessary and also studied in this dissertation. Among many conversion tools,
UNCLE is chosen to convert from the synchronous design to the asynchronous design
based on NCL because of its advantages. In the UNCLE conversion flow, Verilog RTL

code files are converted to a single rail netlist of D flip-flops, latches, and logic gates.
This netlist is converted into a dual-rail asynchronous netlist and optimized by many
other functions. This netlist can then be synthesized using various tools. The Subbyte
transformation that performs the S-box block in the AES encryption is performed to test
the conversion flow. In addition, the converted netlist can be simulated using UNCLE's
Unclesim.
In the synthesis process, most NCL-based asynchronous designs are synthesized
using synchronous libraries. This is a great difficulty and disadvantage for those who
study the asynchronous circuits. To solve the problem of the lack of a cell library for the
synthesis of the asynchronous designs, the author proposed to improve the standard cell
library design flow and also proposed the design of NCL cell libraries for the
asynchronous designs. Thanks to that flow, researchers can create their own cell libraries
in different technologies and update new cells easily.

vi


Based on the proposed cell library design flow, the semi-static and static NCL
cell libraries are designed. The design flow of cells was implemented using Cadence
Virtuoso and Synopsys Design Compiler. In this flow, cells are designed based on 45nm
PDK and simulated for functional testing in various corners. In addition, Ocean script
and EDA environment were used to improve the cell library design flow and to support
the automatic cell characterization to extract the time and power models. These models
are used to create .lib file. This file is converted to a .db file to create a library. The
complete 27-cell NCL library is used to synthesize the NCL-based asynchronous
designs. Besides, to compare the static and semi-static NCL cell libraries in this
dissertation with the NCL cell libraries of other authors, the author has compared the
synthesis results of the 4-bit full adder using the proposed NCL cell libraries and the
NCL cell library of another author. The synthesis results have shown that the power
consumption of the 4-bit full adder could be improved about 20% when synthesized by

the static NCL cell library and about 39% when synthesized by the semi-static NCL cell
library compared to the static NCL cell library of other authors.

vii


LỜI CÁM ƠN
Để hồn thành luận án tiến sĩ, tơi đã nhận được nhiều sự quan tâm giúp đỡ của
quý Thầy và các bạn.
Tơi xin bày tỏ lịng biết ơn sâu sắc đến PGS.TS Hồng Trang đã tận tình hướng
dẫn, giúp đỡ tơi trong suốt q trình thực hiện luận án.
Nhân dịp này, tôi xin trân trọng cám ơn Ban Giám Hiệu, Ban lãnh đạo khoa Điện
– Điện tử, Ban chủ nhiệm bộ môn Điện tử và quý Thầy cô bộ môn Điện tử đã tạo điều
kiện thuận lợi, giúp đỡ cho tôi học tập và nghiên cứu.
Sau cùng, tôi xin chân thành cám ơn tất cả thành viên nhóm nghiên cứu NCL,
đặc biệt là bạn Trương Trí Lạc, đã tận tình hỗ trợ, giúp đỡ tơi hồn thành luận án.
Xin chân thành cám ơn.
TP Hồ Chí Minh, tháng 12 năm 2022
Tác giả

Lê Thành Tới

viii


MỤC LỤC
DANH MỤC CÁC HÌNH ẢNH................................................................................... xii
DANH MỤC BẢNG BIỂU ...........................................................................................xv
DANH MỤC CÁC TỪ VIẾT TẮT ............................................................................ xvii
CHƯƠNG 1


GIỚI THIỆU .........................................................................................1

CHƯƠNG 2

TỔNG QUAN VỀ BẤT ĐỒNG BỘ VÀ NCL ....................................7

2.1

Các mơ hình mạch bất đồng bộ..........................................................................7

2.1.1

Mơ hình mạch có trễ bị giới hạn .................................................................8

2.1.2

Mơ hình mạch QDI (Quasi Delay Insensitive) ...........................................9

2.2

Null Convention Logic (NCL) ...........................................................................9

2.2.1

Tiêu chuẩn hoàn thành ................................................................................9

2.2.2

Cổng ngưỡng với hiện tượng trễ ............................................................... 10


2.2.3

Cổng ngưỡng NCL tĩnh.............................................................................13

2.2.4

Cổng ngưỡng NCL bán tĩnh ......................................................................17

2.2.5

Cổng ngưỡng NCL động ...........................................................................18

CHƯƠNG 3
NCL
3.1

PHƯƠNG PHÁP THIẾT KẾ MẠCH BẤT ĐỒNG BỘ DỰA TRÊN
............................................................................................................21

Phương pháp thiết kế mạch tổ hợp NCL .........................................................21

3.1.1

Sự hoàn thành ngõ vào và khả năng quan sát ...........................................21

3.1.2

Qui trình thiết kế mạch tổ hợp NCL .........................................................26


3.2

Phương pháp thiết kế mạch tuần tự NCL ........................................................31

3.3

NCL pipeline ....................................................................................................33

3.4

Mơ hình mã hóa AES .......................................................................................36

3.4.1

Mơ hình mã hóa AES dùng phương pháp đồng bộ ...................................37

3.4.2

Mơ hình mã hóa AES dùng phương pháp bất đồng bộ dựa trên NCL......38

3.5

Mơ hình giải mã AES ......................................................................................41

3.5.1

Mơ hình giải mã AES dùng phương pháp đồng bộ ..................................42

3.5.2


Mơ hình giải mã AES dùng phương pháp bất đồng bộ dựa trên NCL .....42

3.6

Kết quả thử nghiệm, mô phỏng và thực hiện ...................................................44

3.6.1

Kịch bản thử nghiệm, mô phỏng ............................................................... 44

3.6.2

Kết quả mô phỏng và thử nghiệm của thiết kế mã hóa AES ....................46

ix


3.6.3

Kết quả mô phỏng và thử nghiệm của thiết kế giải mã AES ....................55

CHƯƠNG 4
QUI TRÌNH CHUYỂN ĐỔI THIẾT KẾ ĐỒNG BỘ SANG THIẾT
KẾ BẤT ĐỒNG BỘ DỰA TRÊN NCL BẰNG UNCLE.............................................63
4.1

Qui trình chuyển đổi thiết kế đồng bộ sang bất đồng bộ NCL ........................63

4.1.1


Tổng quan về qui trình chuyển đổi ...........................................................63

4.1.2 Qui trình chuyển đổi thiết kế đồng bộ sang thiết kế bất đồng bộ dựa trên
NCL bằng UNCLE ................................................................................................ 64
4.1.3

Logic tổ hợp dual-rail trong NCL ............................................................. 65

4.1.4

Tạo mạng ACK .........................................................................................66

4.1.5

Net buffering ............................................................................................. 66

4.1.6

Latch Balancing ........................................................................................67

4.1.7

Relaxation..................................................................................................67

4.1.8

Cell Merging, Unclesim ............................................................................67

4.2


Thử nghiệm cơng cụ UNCLE trên khối S-box trong thuật tốn AES .............68

4.2.1

Tổng quan về mã hóa AES........................................................................68

4.2.2

Phép biến đổi Subbyte ...............................................................................69

4.2.3

Kết quả mô phỏng và thử nghiệm ............................................................. 70

CHƯƠNG 5
CẢI TIẾN QUI TRÌNH VÀ ĐỀ XUẤT THIẾT KẾ THƯ VIỆN
CELL NCL CHO CÁC THIẾT KẾ BẤT ĐỒNG BỘ ..................................................72
5.1

Giới thiệu .........................................................................................................72

5.2

Đề xuất cải tiến qui trình thiết kế thư viện cell NCL cho thiết kế bất đồng bộ ...
..........................................................................................................................73

5.3

Đề xuất thiết kế thư viện NCL bán tĩnh ...........................................................79


5.3.1

Thiết kế mạch ngun lý ...........................................................................79

5.3.2

Mơ phỏng kiểm tra chức năng ..................................................................81

5.3.3

Đặc tính hóa cell cho thư viện bán tĩnh.....................................................83

5.3.4

Kết quả tổng hợp RTL code ......................................................................89

5.4

Đề xuất thiết kế thư viện NCL tĩnh ..................................................................90

5.4.1

Thiết kế mạch nguyên lý ...........................................................................90

5.4.2

Mô phỏng kiểm tra chức năng ..................................................................91

5.4.3


Đặc tính hóa cell cho thư viện tĩnh ...........................................................94

5.4.4

Kết quả tổng hợp RTL code ....................................................................100

x


5.5 So sánh qui trình thiết kế thư viện cell NCL được đề xuất với qui trình của tác
giả khác ....................................................................................................................102
CHƯƠNG 6

KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN .......................................105

6.1

Kết luận ..........................................................................................................105

6.2

Hướng phát triển ............................................................................................106

DANH MỤC CƠNG TRÌNH ĐÃ CƠNG BỐ ............................................................108
TÀI LIỆU THAM KHẢO............................................................................................110

xi


DANH MỤC CÁC HÌNH ẢNH

Hình 1. 1 Dự báo về khả năng dịch chuyển từ thiết kế đồng bộ sang bất đồng bộ của
ITRS.................................................................................................................................1
Hình 1. 2 Thống kê cơng trình nghiên cứu về NCL, bất đồng bộ từ 2015 đến 2021 ......3
Hình 2. 1 Mã hóa dữ liệu được đóng gói.........................................................................8
Hình 2. 2 Sơ đồ mã hóa dual-rail.....................................................................................9
Hình 2. 3 Các cổng ngưỡng ...........................................................................................11
Hình 2. 4 Cấu trúc tổng quát của cổng ngưỡng tĩnh .....................................................13
Hình 2. 5 Các khối tổng quát bên trong của cổng ngưỡng tĩnh.....................................13
Hình 2. 6 Cấu trúc tổng quát cổng ngưỡng tĩnh Thnn...................................................15
Hình 2. 7 Mạch nguyên lý của cổng ngưỡng tĩnh Th23 ................................................16
Hình 2. 8 Cấu trúc tổng quát của cổng ngưỡng bán tĩnh ...............................................17
Hình 2. 9 Mạch nguyên lý của cổng ngưỡng bán tĩnh Th23 .........................................18
Hình 2. 10 Cấu trúc tổng quát của cổng ngưỡng động ..................................................19
Hình 2. 11 Cổng ngưỡng động Th23 .............................................................................20
Hình 3. 1 Hàm AND khơng hồn thành ngõ vào ..........................................................22
Hình 3. 2 NCL trong bộ cộng bán phần ........................................................................23
Hình 3. 3 Mạch khơng hồn thành đối với ngõ vào A ..................................................24
Hình 3. 4 Mạch NCL hồn thành ngõ vào.....................................................................25
Hình 3. 5 Hàm XOR NCL khơng có khả năng quan sát ...............................................26
Hình 3. 6 Phiên bản hàm XOR NCL có khả năng quan sát ..........................................26
Hình 3. 7 Bìa Karnaugh cho Co .....................................................................................29
Hình 3. 8 Bìa Karnaugh cho S .......................................................................................29
Hình 3. 9 Bìa Karnaugh cho S của bộ cộng tồn phần ..................................................30
Hình 3. 10 Bộ cộng tồn phần NCL ..............................................................................30
Hình 3. 11 Sơ đồ khối Máy trạng thái hữu hạn NCL ....................................................31
Hình 3. 12 Hệ thống NCL pipeline ...............................................................................34
Hình 3. 13 Thanh ghi NCL 1 bit ....................................................................................34
Hình 3. 14 Mạch phát hiện sự hồn thành .....................................................................35
Hình 3. 15 Sơ đồ tổng qt mã hóa AES.......................................................................36
Hình 3. 16 Mơ hình tổng qt mã hóa AES đồng bộ ....................................................37

Hình 3. 17 Mơ hình mã hóa AES bất đồng bộ dựa trên NCL .......................................38
Hình 3. 18 Vịng bắt đầu trong mã hóa AES .................................................................39
Hình 3. 19 Vịng 1-9 trong mã hóa AES .......................................................................39
Hình 3. 20 Vịng cuối cùng trong mã hóa AES ............................................................. 40
Hình 3. 21 Cấu trúc thanh ghi NCL 128 bit và mạch phát hiện hồn thành ...................40
Hình 3. 22 Sơ đồ tổng qt giải mã AES ......................................................................41
Hình 3. 23 Mơ hình tổng qt giải mã AES đồng bộ ....................................................42
Hình 3. 24 Mơ hình tổng quát giải mã AES bất đồng bộ dựa trên NCL .......................43
xii


Hình 3. 25 Vịng bắt đầu trong giải mã AES .................................................................43
Hình 3. 26 Vịng 1-9 trong giải mã AES .......................................................................44
Hình 3. 27 Vòng cuối cùng trong giải mã AES ............................................................. 44
Hình 3. 28 Kit ZCU 102 Xilinx .....................................................................................46
Hình 3. 29 Kết quả mơ phỏng của mơ hình mã hóa AES đồng bộ .................................47
Hình 3. 30 Kết quả tổng hợp về diện tích của mơ hình mã hóa AES đồng bộ .............48
Hình 3. 31 Kết quả tổng hợp về cơng suất của mơ hình mã hóa AES đồng bộ ............48
Hình 3. 32 Kết quả tổng hợp về timing của mơ hình mã hóa AES đồng bộ .................48
Hình 3. 33 Kết quả tổng hợp về diện tích của thiết kế mã hóa AES bất đồng bộ .........49
Hình 3. 34 Kết quả về timing của thiết kế mã hóa AES bất đồng bộ............................ 49
Hình 3. 35 Kết quả về cơng suất của mơ hình mã hóa AES bất đồng bộ .....................50
Hình 3. 36 Kết quả mơ phỏng của mơ hình mã hóa AES bất đồng bộ ...........................50
Hình 3. 37 Đặc tuyến cơng suất – tần số .......................................................................53
Hình 3. 38 Dạng sóng của mơ hình giải mã AES đồng bộ............................................56
Hình 3. 39 Dạng sóng của mơ hình giải mã AES bất đồng bộ dựa trên NCL ..............57
Hình 3. 40 Đặc tuyến cơng suất – tần số .......................................................................59
Hình 4. 1 Qui trình chuyển đổi thiết kế đồng bộ sang bất đồng bộ ............................... 65
Hình 4. 2 Biến đổi Subbyte ...........................................................................................69
Hình 4. 3 Bảng S-box ....................................................................................................69

Hình 4. 4 Kết quả mơ phỏng khối S-box .......................................................................70
Hình 4. 5 Kết quả tổng hợp khối S-box bằng Unclesim ...............................................70
Hình 5. 1 Qui trình thiết kế thư viện cell NCL .............................................................. 74
Hình 5. 2 Thời gian chuyển đổi ở chân ngõ ra .............................................................. 77
Hình 5. 3 Cell rise delay; a. Ngõ vào và ngõ ra khác hướng b. Ngõ vào và ngõ ra cùng
hướng ............................................................................................................................. 77
Hình 5. 4 Cell fall delay; a. Ngõ vào và ngõ ra khác hướng, b. Ngõ vào và ngõ ra cùng
hướng ............................................................................................................................. 78
Hình 5. 5 Sơ đồ mạch nguyên lý của Th23 ...................................................................80
Hình 5. 6 Mạch kiểm tra chức năng của Th23 .............................................................. 81
Hình 5. 7 Kết quả kiểm tra chức năng cell Th23 (A kết nối GND, B và C kết nối
Vpulse)...........................................................................................................................82
Hình 5. 8 Kết quả kiểm tra chức năng cell Th23 (B kết nối GND, A và C kết nối
Vpulse)...........................................................................................................................82
Hình 5. 9 Kết quả kiểm tra chức năng cell Th23 (C kết nối GND, A và B kết nối
Vpulse)...........................................................................................................................83
Hình 5. 10 Kết quả mô phỏng với chân A được cấp Vpulse, B và C được nối GND...85
Hình 5. 11 Kết quả mơ phỏng với chân A được cấp Vpulse, B kết nối GND và C kết
nối VDD ..........................................................................................................................85
Hình 5. 12 Kết quả mơ phỏng với chân A được cấp Vpulse, B kết nối VDD và C kết nối
GND............................................................................................................................... 85

xiii


Hình 5. 13 File netlist sau khi tổng hợp .........................................................................89
Hình 5. 14 Kết quả tổng hợp về diện tích ......................................................................89
Hình 5. 15 Kết quả tổng hợp về cơng suất ....................................................................90
Hình 5. 16 Kết quả tổng hợp về delay............................................................................90
Hình 5. 17 Mạch nguyên lý của Th22 ...........................................................................91

Hình 5. 18 Mạch kiểm tra chức năng của Th22 ............................................................ 92
Hình 5. 19 Kết quả kiểm tra chức năng của Th22 với ngõ vào A kết nối VDD và B được
cấp Vpulse. ....................................................................................................................93
Hình 5. 20 Kết quả kiểm tra chức năng của Th22 với ngõ vào A và B được cấp Vpulse.
.......................................................................................................................................93
Hình 5. 21 Kết quả kiểm tra chức năng của Th22 với ngõ vào A được cấp Vpulse và B
kết nối VDD.....................................................................................................................94
Hình 5. 22 Kết quả mơ phỏng đặc tính hóa cell TH22 với chân A được cấp Vpulse và
chân B kết nối với VDD ..................................................................................................95
Hình 5. 23 Kết quả mơ phỏng đặc tính hóa cell Th22 với chân A được cấp Vpulse và
chân B kết nối với GND ................................................................................................ 95
Hình 5. 24 Đồ thị mơ phỏng Monte Carlo của cell rise ................................................98
Hình 5. 25 Đồ thị mô phỏng Monte Carlo của rise transition .......................................98
Hình 5. 26 Đồ thị mơ phỏng Monte Carlo của fall transition .......................................99
Hình 5. 27 Đồ thị mơ phỏng Monte Carlo của cell fall .................................................99
Hình 5. 28 Đồ thị mơ phỏng Monte Carlo của rise power ............................................99
Hình 5. 29 Đồ thị mơ phỏng Monte Carlo của fall power...........................................100
Hình 5. 30 File netlist sau khi tổng hợp. .....................................................................100
Hình 5. 31 Kết quả tổng hợp về cơng suất. .................................................................101
Hình 5. 32 Kết quả tổng hợp về diện tích. ...................................................................101
Hình 5. 33 Kết quả tổng hợp về delay. ........................................................................101

xiv


DANH MỤC BẢNG BIỂU
Bảng 2. 1 Tín hiệu dual-rail ...........................................................................................10
Bảng 2. 2 Hai mươi bảy cổng ngưỡng cơ bản và hàm Boolean của chúng ..................12
Bảng 3. 1 Bảng chân trị của bộ cộng toàn phần 1 bit ....................................................28
Bảng 3. 2 Plaintext và key để kiểm tra chức năng mơ hình mã hóa AES .....................47

Bảng 3. 3 So sánh giữa 2 thiết kế mã hóa AES về diện tích, cơng suất và tốc độ trên
ASIC .............................................................................................................................. 51
Bảng 3. 4 So sánh cơng suất tiêu thụ trên ASIC của mơ hình mã hóa bất đồng bộ dựa
trên NCL so với phương pháp khác ở tần số 100MHz..................................................54
Bảng 3. 5 Kết quả tổng hợp về diện tích trên FPGA của thiết kế mã hóa AES đồng bộ
.......................................................................................................................................54
Bảng 3. 6 Kết quả tổng hợp về cơng suất trên FPGA của thiết kế mã hóa AES đồng bộ
.......................................................................................................................................54
Bảng 3. 7 Kết quả về diện tích trên FPGA của thiết kế mã hóa AES bất đồng bộ .......55
Bảng 3. 8 Kết quả về công suất trên FPGA của thiết kế mã hóa AES bất đồng bộ ......55
Bảng 3. 9 So sánh giữa 2 thiết kế mã hóa AES bằng phương pháp đồng bộ và bất đồng
bộ dựa trên NCL thực hiện trên FPGA..........................................................................55
Bảng 3. 10 Hai trường hợp của key và ciphertext để kiểm tra chức năng của bộ giải mã
AES ................................................................................................................................ 55
Bảng 3. 11 So sánh kết quả tổng hợp trên ASIC giữa mơ hình đồng bộ và mơ hình bất
đồng bộ dựa trên NCL ...................................................................................................58
Bảng 3. 12 So sánh cơng suất của mơ hình giải mã AES bất đồng bộ với các phương
pháp khác .......................................................................................................................60
Bảng 3. 13 Kết quả tổng hợp về diện tích trên FPGA của thiết kế giải mã AES đồng bộ
.......................................................................................................................................61
Bảng 3. 14 Kết quả tổng hợp về công suất trên FPGA của thiết kế giải mã AES đồng
bộ ...................................................................................................................................61
Bảng 3. 15 Kết quả tổng hợp về diện tích trên FPGA của thiết kế giải mã AES bất
đồng bộ ..........................................................................................................................61
Bảng 3. 16 Kết quả tổng hợp về công suất trên FPGA của thiết kế giải mã AES bất
đồng bộ ..........................................................................................................................61
Bảng 3. 17 So sánh giữa thiết kế giải mã AES bằng phương pháp đồng bộ và bất đồng
bộ dựa trên NCL thực hiện trên FPGA..........................................................................62
Bảng 4. 1 So sánh giữa công cụ UNCLE và Balsa .......................................................64
Bảng 5. 1 Các giá trị Cload và thời gian cạnh lên hoặc xuống của Vpulse .....................83

Bảng 5. 2 Cell fall delay (A = Vpulse, B = GND, C = GND).......................................86
Bảng 5. 3 Fall transition (A = Vpulse, B = GND, C = GND) .......................................86
Bảng 5. 4 Fall power (A = Vpulse, B = GND, C = GND) ............................................86
Bảng 5. 5 Cell rise delay (A = Vpulse, B = VCC, C = GND) ........................................87
xv


Bảng 5. 6 Rise transition (A = Vpulse, B = VCC, C = GND) ........................................87
Bảng 5. 7 Rise power (A = Vpulse, B = VCC, C = GND) .............................................87
Bảng 5. 8 Cell rise delay (A = Vpulse, B = GND, C = VCC) ........................................88
Bảng 5. 9 Rise transition (A = Vpulse, B = GND, C = VCC) ........................................88
Bảng 5. 10 Rise power (A = Vpulse, B = GND, C = VCC) ...........................................88
Bảng 5. 11 Cell rise delay (A = Vpulse, B = VCC). .......................................................96
Bảng 5. 12 Rise transition (A = Vpulse, B = VCC). .......................................................96
Bảng 5. 13 Cell fall delay (A = Vpulse, B = GND). .....................................................96
Bảng 5. 14 Fall transition (A = Vpulse, B = GND). .....................................................97
Bảng 5. 15 Fall power (A = Vpulse, B = GND). ...........................................................97
Bảng 5. 16 Rise power (A = Vpulse, B = VCC). ............................................................ 97
Bảng 5. 17 Kết quả so sánh của bộ cộng toàn phần 1-bit............................................103
Bảng 5. 18 Kết quả so sánh của bộ cộng toàn phần 4-bit............................................104

xvi


DANH MỤC CÁC TỪ VIẾT TẮT
TỪ VIẾT TẮT

TỪ GỐC

Ý NGHĨA


ADE

Analog Design Environment

Môi trường thiết kế tương tự

AES

Advanced Encryption Standard

Chuẩn mã hóa nâng cao

ASIC

Application-Specific Integrated
Circuit

Mạch tích hợp chun dụng

CAD

Computer Aided Design

CMOS

Complementary Metal-OxideSemiconductor

Thiết kế có sự hỗ trợ của máy
tính

Chất bán dẫn oxit kim loại bổ
phụ

DC

Design Compiler

Trình biên dịch thiết kế

DES

Data Encryption Standard

Tiêu chuẩn mã hóa dữ liệu

DIMS

Delay Insensitive Min-term
Synthesis

Tổng hợp minterm khơng nhạy
với trễ

EDA

Electronic Design Automation

Tự động hóa thiết kế điện tử

EMI


Electromagnetic Interference

Giao thoa điện từ

FPGA

Field Programmable Gate
Array

Mảng các phần tử logic có thể
lập trình

FSM

Finite State Machine

Máy trạng thái hữu hạn

FFT

Fast Fourier Transform

Biến đổi Fourier nhanh

ITRS

International Technology
Roadmap for Semiconductors


Lộ trình cơng nghệ quốc tế cho
bán dẫn

K

Karnaugh

Karnaugh

NLDM

Non-Linear Delay Model

Mơ hình trễ khơng tuyến tính

NMOS

N-channel Metal–Oxide–
Semiconductor

Chất bán dẫn oxit kim loại
kênh N

NCL

Null Convention Logic

Null Convention Logic

National Institute of Standards

and Technology
P-channel Metal–Oxide–
Semiconductor

Viện tiêu chuẩn và công nghệ
quốc gia
Chất bán dẫn oxit kim loại
kênh P

PDK

Process Design Kit

Bộ thiết kế qui trình

QDI

Quasi Delay Insensitive

Gần như khơng nhạy với trễ

NIST
PMOS

xvii


RTL

Register Transfer Level


Mức chuyển đổi thanh ghi

SOP

Sum Of Products

Tổng của các tích

Th

Threshold (gate)

Cổng ngưỡng

VLSI

Very Large-Scale Integration

Tích hợp qui mơ lớn

UNCLE

Unified NCL Environment

Môi trường NCL hợp nhất

xviii



CHƯƠNG 1

GIỚI THIỆU

Ngày nay, hầu hết các mạch số được thiết kế bằng phương pháp thiết kế đồng bộ.
Sự phát triển của các mạch đồng bộ hiện đang đóng vai trò quan trọng trong ngành thiết
kế bán dẫn. Tuy nhiên, có nhiều yếu tố hạn chế đối với các hệ thống số hồn tồn đồng
bộ, đó là vấn đề tiêu thụ nhiều năng lượng do sự phân bố xung clock trên toàn bộ mạch
đồng bộ, tốc độ xung clock ngày càng tăng và kích thước của vi mạch ngày càng nhỏ do
u cầu cơng nghệ, khó khăn trong việc tái sử dụng các thành phần. Trong khi đó, mạch
bất đồng bộ khơng sử dụng hệ thống xung clock, chúng có khả năng đáp ứng được yêu
cầu công suất tiêu thụ thấp hơn, tạo ra nhiễu và nhiễu điện từ EMI (Electromagnetic
Interference) thấp hơn so với mạch đồng bộ [1].
Khi yêu cầu thiết kế với hiệu suất cao hơn, độ phức tạp nhiều hơn, cơng suất tiêu
thụ thấp hơn, thì mơ hình mạch bất đồng bộ sẽ đáp ứng được các yêu cầu trên và được
sử dụng rộng rãi. Theo dự đốn của ITRS (International Technology Roadmap for
Semiconductors) được trình bày trên Hình 1.1, khả năng dịch chuyển từ thiết kế đồng
bộ sang thiết kế bất đồng bộ có xu hướng tăng. Năm 2010, mạch bất đồng bộ chiếm
17% trong lĩnh vực chip điện tử, so với năm 2008 tỉ lệ này chỉ chiếm 11%, và ước tính
con số này sẽ tăng lên 49% vào năm 2024 [2].
Tỉ lệ % thiết kế bất đồng bộ trong lĩnh vực sản xuất chip điện tử
60
50
40
30
20
10
0
2008


2010

2014

2019

2024

Hình 1. 1 Dự báo về khả năng dịch chuyển từ thiết kế đồng bộ sang bất đồng bộ của ITRS

1


Vào giữa những năm 1990, Karl Fant and Scott Brandt lần đầu tiên đề xuất NCL,
NCL là logic không nhạy với delay và thuộc logic bất đồng bộ. Ban đầu, NCL được
dùng để nhắm tới mục tiêu thiết kế ASIC và thiết kế mạch VLSI (Very Large-Scale
Integration) với công suất thấp, nhiễu thấp, và giao thoa điện từ thấp [1]. Sau đó, trải
qua một thời gian dài, NCL đã được nghiên cứu và quan tâm nhiều bởi nhiều nhà nghiên
cứu trên thế giới. Càng ngày nhu cầu về các mạch có tốc độ cao, cơng suất thấp càng
tăng, cũng như các vấn đề về clock chẳng hạn như clock skew, clock tree, ngày càng
phức tạp, khó giải quyết hơn thì phương pháp thiết kế bất đồng bộ ngày càng được chú
ý. Do đó, trong vài thập niên gần đây, NCL được quan tâm, nghiên cứu ngày càng nhiều
hơn bởi cả các nhà nghiên cứu hàn lâm và trong công nghiệp [3]. Các nhà nghiên cứu
đã thành công trong việc thực thi và kiểm tra các mạch NCL trên FPGA [4], [5]. Gần
đây, một số thư viện CMOS (Complementary Metal-Oxide-Semiconductor) [6], [7], các
cấu trúc cell mới [8], [9], [10] và các công cụ tự động ánh xạ cổng [11], [12] đã được
phát triển cho NCL. Thêm vào đó, các kỹ thuật DFT (Design For Test) cho những mạch
NCL đã được nghiên cứu [13]. Ngoài ra, kỹ thuật thiết kế cổng NCL mới cũng được
nghiên cứu đã cho hiệu suất vượt trội so với phương pháp thiết kế NCL bằng CMOS
tĩnh và bán tĩnh truyền thống [14].

Về mặt ứng dụng, NCL đang được nghiên cứu cho nhiều mục đích khác nhau
như thiết kế công suất thấp [15], phát hiện lỗi mềm [16], mã hóa và giải mã AES [17],
tái cấu hình kiến trúc crossbar [18], nghiên cứu phương thức giảm diện tích của mạch
NCL bằng các cell datapath mới [19]. Trên khía cạnh cơng nghiệp, tập đồn Camgian
Microsystems đang sử dụng NCL để tạo ra một cuộc cách mạng công nghệ. Hãng này
đã sản xuất dịng cảm biến cơng suất cực thấp cho các sản phẩm dùng trong quân đội và
thương mại. Năm 2011, hãng Camgian Microsystems đã bắt đầu một dự án phát triển
radar on chip tiên tiến cho lực lượng không quân dựa vào NCL [20]. Tương tự, hãng
Wave Semiconductor đã giới thiệu kỹ thuật sử dụng NCL ứng dụng cho mạch số cơng
suất cực thấp vào dịng các sản phẩm năng lượng thấp có thể lập trình được [21]. Ngoài
việc sử dụng NCL để xây dựng nên các hệ thống hồn tồn bất đồng bộ thì có thể thiết
kế một vài phần tử khơng có clock trong một hệ thống đồng bộ. Một vài công ty như
Intel, ARM, Phillips và IBM đã tích hợp các mạch bất đồng bộ vào trong sản phẩm của
họ. Ví dụ như bộ lọc FIR, Ethernet switches và Network on-chip được thiết kế theo cách

2


như trên để có được các lợi ích của phương pháp bất đồng bộ nhưng vẫn tương thích với
mơi trường đồng bộ [22], [23].
Hình 1.2 cho thấy thống kê các cơng trình nghiên cứu về NCL, trong tổng các
cơng trình nghiên cứu về bất đồng bộ trên cổng thông tin Google Scholar trong những
năm gần đây. Trong giai đoạn 2015 – 2021 này, có hơn 584 cơng trình nghiên cứu về
NCL trong tổng số 2394 cơng trình về bất đồng bộ. Mỗi năm, nghiên cứu về NCL chiếm
23%-26% trong các nghiên cứu về bất đồng bộ. Qua thống kê này, có thể thấy nghiên
cứu về NCL và bất đồng bộ đã thu hút các nhà nghiên cứu và được duy trì trong 7 năm
qua.
Thống kê các nghiên cứu về NCL và bất đồng bộ
400
350

300
250
200
150
100
50
0
2015

2016

2017

2018

Null Convention Logic

2019

2020

2021

Asynchronous logic

Hình 1. 2 Thống kê cơng trình nghiên cứu về NCL, bất đồng bộ từ 2015 đến 2021
(nguồn: Google Scholar)

Nhìn chung, thế giới số vẫn đang chịu sự chi phối bởi sự phát triển mạnh mẽ của
kỹ thuật thiết kế đồng bộ. Tuy nhiên, mạch đồng bộ lại có nhiều nhược điểm về vấn đề

xung clock như được trình bày ở trên và đặc biệt nhất là vấn đề công suất tiêu thụ [1].
Nhược điểm về công suất là nỗi lo lớn trong các ứng dụng như wireless, laptop, điện
thoại di động, các thiết bị y tế, bởi vì sự duy trì nguồn pin sử dụng của chúng [24]. Trong
những năm gần đây, có rất nhiều nghiên cứu về các vi mạch công suất thấp sử dụng kỹ
thuật thiết kế đồng bộ như nghiên cứu FFT (Fast Fourier Transform) hiệu suất cao và
công suất thấp với nhiều cơ số khác nhau [25], bộ tạo số giả ngẫu nhiên công suất thấp
[26], bộ thu công suất thấp dựa vào giao tiếp siêu âm cho các mạng cảm biến không dây
[27], thực hiện cấu trúc giải mã AES đa lõi, thông lượng cao và công suất thấp [28].
3


Mặc dù, các nghiên cứu được đề cập đã cho thấy một sự cải tiến về công suất tiêu thụ,
nhưng khi tần số tăng thì giá trị cơng suất tiêu thụ cũng tăng rất mạnh. Sự gia tăng phần
công suất tiêu thụ này chủ yếu là do công suất chuyển mạch, ngồi phần cơng suất dành
cho các phần tử cần phải chuyển mạch, mạch bị tiêu tốn lãng phí một phần công suất
cho các phần tử không cần thiết chuyển mạch khi xung clock tích cực.
Ngược lại với kỹ thuật thiết kế đồng bộ, kỹ thuật thiết kế mạch bất đồng bộ khơng
sử dụng xung clock, kỹ thuật này có thể loại bỏ các nhược điểm liên quan đến vấn đề
xung clock. Luồng dữ liệu trong mạch được điều khiển qua giao thức bắt tay cục bộ giữa
hai thanh ghi, quá trình chuyển mạch chỉ xảy ra khi cần thiết. Vì vậy, mạch khơng phải
tiêu tốn nhiều năng lượng như trong các mạch đồng bộ. Đặc biệt, phương pháp thiết kế
mạch bất đồng bộ dựa trên NCL được nghiên cứu đã cho thấy sự cải thiện về công suất
cho các vi mạch. Để minh họa cho phương pháp nghiên cứu, thuật tốn AES được chọn
như một ví dụ minh họa. Bởi vì, ngồi ưu điểm trong thiết kế mạch cơng suất thấp, NCL
cịn có ưu điểm trong việc bảo mật các thiết bị mật mã và các cuộc tấn công phân tích
năng lượng [29]. Mặc khác, có nhiều cơng trình nghiên cứu về thuật toán AES [17],
[28], [30] cho nhiều mục đích khác nhau nhưng hầu hết các nghiên cứu đều thực hiện
bằng phương pháp đồng bộ. Duy nhất công trình trong [17] được thực hiện bằng phương
pháp bất đồng bộ dựa trên NCL, nhưng trong nghiên cứu này, tác giả chỉ dừng lại ở cấp
độ mô phỏng để kiểm tra chức năng của thuật toán. Trong luận án này, mơ hình của ví

dụ với thuật tốn AES cịn được thực hiện bằng cách sử dụng phương pháp thiết kế đồng
bộ. Cả hai thiết kế đồng bộ và bất đồng bộ dựa trên NCL được mô phỏng và thử nghiệm
trên FPGA và theo tiếp cận ASIC. Tác giả đã so sánh kết quả tổng hợp bằng phương
pháp bất đồng bộ dựa trên NCL và phương pháp đồng bộ được thực hiện bởi chính tác
giả về cơng suất tiêu thụ, tốc độ hoạt động và về diện tích. Ngồi ra, luận án này còn
thực hiện việc so sánh kết quả tổng hợp về cơng suất của mơ hình thực hiện bằng phương
pháp bất đồng bộ dựa trên NCL so với phương pháp đồng bộ của các tác giả khác.
Phương pháp bất đồng bộ dựa trên NCL có nhiều ưu điểm, phương pháp này đặc
biệt rất thích hợp cho các thiết kế về bảo mật dữ liệu, về công suất thấp. Như vậy, chuyển
đổi một thiết kế đồng bộ sang thiết kế bất đồng bộ nhằm cải thiện vi mạch cũng là một
ý tưởng thường gặp trong quá trình nghiên cứu. Do đó, việc chọn lựa cơng cụ để chuyển

4


đổi thiết kế đồng bộ sang bất đồng bộ cũng là vấn đề cần thiết. Trong luận án này, công
cụ UNCLE được lựa chọn để thực hiện việc chuyển đổi nhờ vào các ưu điểm vượt trội
của công cụ này về các chức năng tối ưu tùy chọn trong qui trình chuyển đổi khi so sánh
với Balsa, một cơng cụ dùng để chuyển đổi từ thiết kế đồng bộ sang thiết kế bất đồng
bộ đã được cộng đồng các nhà thiết kế bất đồng bộ biết đến [31]. Qui trình của UNCLE
thực hiện việc chuyển đổi netlist RTL code Verilog single-rail sang netlist NCL dualrail, netlist này sau đó được tối ưu qua nhiều chức năng và cuối cùng có thể được mô
phỏng bởi Unclesim. Phiên bản đầu tiên của UNCLE đã được sử dụng bởi Camgian
Microsystems để tạo ra một chip 65nm giúp kiểm tra việc điều khiển điện áp V DD của
các khối NCL [31]. Trong luận án này, khối S-box trong q trình mã hóa AES được
chọn thực hiện để minh họa cho qui trình chuyển đổi.
Trong hầu hết các nghiên cứu về NCL, các tác giả đã thực hiện các thiết kế của
họ theo một trong ba phương pháp.
Phương pháp thứ nhất là sử dụng qui trình thiết kế full-custom, phương pháp này
là khơng khả dụng cho các cấu trúc phức tạp.
Phương pháp thứ hai là thiết kế và tổng hợp dựa trên thư viện truyền thống [32].

Thiết kế được tổng hợp dựa trên các thư viện như thế sẽ không thể đạt được công suất
tối ưu nhất. Mặc khác, thiết kế semi-custom của các mạch NCL luôn sử dụng các cổng
ngưỡng, mà các cổng này khơng có sẵn trong các thư viện cell chuẩn thương mại.
Phương pháp cuối cùng là sử dụng các công cụ ánh xạ để chuyển các thiết kế
đồng bộ sang các thiết kế bất đồng bộ [31]. Các thiết kế này sau đó sẽ được tổng hợp
bởi các cơng cụ khác.
Trong các phương pháp được đề cập trên, các nhà nghiên cứu về NCL thường
gặp phải khó khăn về thư viện tổng hợp. Việc thiếu các thư viện cell NCL là một trong
những rào cản lớn đối với nghiên cứu và phát triển của phương pháp thiết kế mạch bất
đồng bộ dựa trên NCL. Trong những nghiên cứu mới về thiết kế thư viện cell, đã có một
vài qui trình thiết kế được đề xuất [33], [34]. Các qui trình này thì khá phức tạp và
thường sử dụng các cơng cụ của chính tác giả. Các cơng cụ này thường gây ra những
khó khăn cho người sử dụng khi cài đặt và sử dụng. Nếu có bất kỳ lỗi hoặc hạn chế nào

5