Chapter05 bộnhớ

Bạn đang xem bản rút gọn của tài liệu. Xem và tải ngay bản đầy đủ của tài liệu tại đây (2 MB, 62 trang )

dce
2017

COMPUTER ARCHITECTURE
CSE Fall 2017

BK
TP.HCM

Faculty of Computer Science and
Engineering
Department of Computer Engineering
Vo Tan Phuong
/>

dce
2017

Chapter 5
Bộ nhớ máy tính

Computer Architecture – Chapter 5

©Fall 2017, CS

2

dce
2017

Nội dung trình bày
 Cơng nghệ và thuật ngữ liên quan đến bộ nhớ

 Tổ chức / thiết kế bộ nhớ
 Sự cần thiết phải có bộ nhớ đệm
 Phân loại bộ nhớ đệm
 Đánh giá hiệu năng của bộ nhớ đệm

Computer Architecture – Chapter 5

©Fall 2017, CS

3

dce
2017

Máy tính PC
 Nhìn từ bên ngồi, bộ
xử lý kết nối với RAM
và chip cầu bắc (quản
lý các kết nối vào bus
tốc độ cao như card đồ
họa, khe PCI), chip cầu
bắc nối với chip cầu
nam (quản lý USB bus,
network, ổ cứng, ổ
CD…)

Computer Architecture – Chapter 5

RAM

Card
đồ
họa

CPU

RAM

Chip cầu bắc

Khe cắm PCI

Chip
cầu
nam

©Fall 2017, CS

4

Hệ thống bộ nhớ máy tính
 Bộ nhớ máy tính hiểu
theo nghĩa rộng là tất
cả nơi chứa dữ liệu
(thanh ghi, bộ nhớ

đệm, bộ nhớ chính, bộ
nhớ ngồi)
 Hệ thống bộ nhớ tổ
chức theo mơ hình
phân cấp, trên cùng là
bộ thanh ghi, đến bộ
nhớ đệm L1, L2, bộ
nhớ chính, bộ nhớ phụ

Processor
Control

Devices

Memory

Datapath

Input
Output

Microprocessor
Registers
L1 Cache
L2 Cache

Memory Bus

Bigger

2017

Faster

dce

Main Memory

I/O Bus
Magnetic or Flash Disk
Computer Architecture – Chapter 5

©Fall 2017, CS

5

Hệ thống bộ nhớ phân cấp trong Pipline
MIPS CPU
Imm

RW

Rd

0
1

A
L

U

3

BusB

BusW
32

0
1
2
3

1
0

ALUout

A

2

D-Cache

0

Address
32

Data_out

1

WB Data

RB

BusA

32

Data_in

32

Rd4

Address

Rt 5

RA

ALU result 32

D

PC

Instruction

Rs 5

Register File

I-Cache

Instruction

0
1

E

Rd3

Imm16

B

2017

Rd2

dce

Data Block

D-Cache miss

I-Cache miss hoặc D-Cache miss
làm quá trình pipeline bị stall

Block Address

Instruction Block

I-Cache miss

Block Address

clk

Interface to L2 Cache or Main Memory

Computer Architecture – Chapter 5

©Fall 2017, CS

6

dce

Cấu tạo thanh ghi

2017

 Thanh ghi có thành phần chính là các D Flip-Flop, có n bit

dữ liệu vào, n bit dữ liệu ra, tín hiệu WE (Write Enable) và
tín hiệu xung nhịp Clock
Register
D
C
D
C

D0
D1

D Flip-Flop
Q

Q

Data_In

Data_Out

.
.
.

32

D
C

D31

32

Q

D Latch

WE
Clock
Computer Architecture – Chapter 5

©Fall 2017, CS

7

dce

Chi tiết bộ thanh ghi

2017

Bộ thanh ghi MIPS gồm 32 thanh ghi 32 bit; RA, RB là 2 đầu vào yêu
cầu truy xuất dữ liệu, dữ liệu được đưa ra BusA, BusB; để ghi dữ liệu
cần chỉ ra nơi lưu RW, giá trị lưu BusW, yêu cầu ghi RegWrite và thời
điểm ghi được đồng bộ với xung nhịp Clock

5

RA

Register
File BusA

32

5

RB

32

5

BusB

RW
Clock

BusW

RegWrite

32

Computer Architecture – Chapter 5

©Fall 2017, CS

8

dce
2017

Bộ nhớ truy xuất ngẫu nhiên RAM
 Là một mảng 2n phần tử nhớ, mỗi phần tử nhớ lưu trữ
m-bit dữ liệu
 Là bộ nhớ “bốc hơi”
 Dữ liệu chỉ được lưu khi còn được cung cấp điện

 Truy xuất ngẫu nhiên
 Thời gian truy xuất dữ liệu từ một phần tử nhớ bất kỳ là như
nhau

 Tín hiệu điều khiển Output Enable (OE)
 Yêu cầu xuất dữ liệu khi “đọc”

 Tín hiệu điều khiển Write Enable (WE)

RAM

n

Address
Data
m
OE

WE

 Yêu cầu ghi dữ liệu

 2n × m RAM : n-bit địa chỉ, m-bit dữ liệu
Computer Architecture – Chapter 5

©Fall 2017, CS

9

dce
2017

Công nghệ bộ nhớ
 Static RAM (SRAM) dùng cho bộ nhớ đệm
 1 bit nhớ cần 6 transistor

 Tốc độ truy xuất dữ liệu cao (~ 1ns)
 Cần ít năng lượng để duy trì giá trị lưu trữ

 Dynamic RAM (DRAM) dùng cho bộ nhớ chính
 1 bit nhớ cần 1 transistor + 1 capacitor
 Tốc độ truy xuất dữ liệu thấp (~ 100ns)

 Cần phải ghi lại giá trị vào ô nhớ sau khi đọc
 Cần phải định kỳ “làm tươi”
 Mỗi hàng có thể được làm tươi đồng thời

Computer Architecture – Chapter 5

©Fall 2017, CS

10

dce
2017

Cấu tạo SRAM

Computer Architecture – Chapter 5

©Fall 2017, CS

11

dce
2017

Cấu tạo DRAM

Computer Architecture – Chapter 5

©Fall 2017, CS

12

dce
2017

Mơ hình bit nhớ của DRAM
 1 bit nhớ sử dụng tụ làm phần tử lưu trữ

 Tụ có đặt tính “rị điện tích” theo thời gian
 Cần “làm tươi” để giữ mức điện thế tương ứng mức 1

Computer Architecture – Chapter 5

©Fall 2017, CS

13

dce

Chu kỳ làm tươi DRAM

2017

 Chu kỳ làm tươi (refresh cycle) vào khoảng 10ms
 Việc làm tươi được thực hiện cho toàn bộ nhớ

 Mỗi hàng sẽ được đọc và ghi trở lại để phục hồi điện tích
 Băng thơng bộ nhớ bị giảm bởi việc làm tươi

Voltage
for 1

1 Written

Refreshed

Refreshed

Refreshed

Threshold
voltage

Voltage
for 0

0 Stored

Refresh Cycle

Computer Architecture – Chapter 5

Time

©Fall 2017, CS

14

dce

Ví dụ một IC DRAM

2017

 24 chân, dạng dual in-line cho bộ nhớ 16Mbit = 222  4
 22-bit địa chỉ bao gồm

Chú thích:

 11-bit row address
 11-bit column address

 Địa chỉ hàng và cột dùng chung
11 đường địa chỉ A0-A10

Ai
CAS
Dj
NC
OE
RAS
WE

Address bit i
Column address strobe
Data bit j
No connection
Output enable
Row address strobe
Write enable

Vss D4 D3 CAS OE A9 A8 A7 A6 A5 A4 Vss

24 23 22 21 20 19 18 17 16 15 14 13

1

2

3

4

5

6

7

8

9

10 11

12

Vcc D1 D2 WE RAS NC A10 A0 A1 A2 A3 Vcc
Computer Architecture – Chapter 5

©Fall 2017, CS

15

dce
2017

Ví dụ cấu trúc của DRAM

 Lựa chọn cột để đọc/ghi

...

 Column decoder

r

Row Decoder

 Lựa chọn hàng để đọc/ghi

Row address

 Row decoder
2r × 2c × m bits
Cell Matrix

 Cell Matrix
 Mảng 2 chiều các phần tử nhớ

 Sense/Write amplifiers

Sense/write amplifiers
Data

 Làm rõ mức 0/1 khi đọc/ghi

 Sử dụng chung đường dữ liệu vào/ra

m

Row Latch 2c × m bits

...
Column Decoder
c

Column address

Computer Architecture – Chapter 5

©Fall 2017, CS

16

dce

Thông số DRAM

2017

Year
Produced
1980
1983
1986
1989

64 Kbit
256 Kbit
1 Mbit
4 Mbit

DRAM
DRAM
DRAM
DRAM

Row
access
170 ns
150 ns
120 ns
100 ns

1992

16 Mbit

DRAM

80 ns

15 ns

120 ns

1996

64 Mbit

SDRAM

70 ns

12 ns

110 ns

1998

128 Mbit

SDRAM

70 ns

10 ns

100 ns

2000

256 Mbit

DDR1

65 ns

7 ns

90 ns

2002

512 Mbit

DDR1

60 ns

5 ns

80 ns

2004
2006
2010

2012

1 Gbit
2 Gbit
4 Gbit
8 Gbit

DDR2
DDR2
DDR3
DDR3

55 ns
50 ns
35 ns
30 ns

5 ns
3 ns
1 ns
0.5 ns

70 ns
60 ns
37 ns
31 ns

Chip size

Type

Computer Architecture – Chapter 5

Column
access
75 ns
50 ns
25 ns
20 ns

Cycle Time
New Request
250 ns
220 ns
190 ns
165 ns

©Fall 2017, CS

17

dce
2017

SDRAM và DDR SDRAM

 SDRAM: Synchronous Dynamic RAM
 Thêm tín hiệu clock vào DRAM

 SDRAM được đồng bộ với xung nhịp hệ thống
 DRAM với công nghệ cũ là loại bất đồng bộ
 Khi xung nhịp hệ thống tăng, SDRAM có hiệu năng
cao hơn DRAM bất đồng bộ

 DDR: Double Data Rate SDRAM
 Giống với SDRAM, DDR đồng bộ với xung nhịp hệ
thống, nhưng khác ở chỗ DDR độc dữ liệu tại cạnh
lên và cạnh xuống của tín hiệu xung nhịp
Computer Architecture – Chapter 5

©Fall 2017, CS

18

dce
2017

Transfer Rates & Peak Bandwidth
Standard
Name

Memory
Bus Clock

Millions Transfers
per second

Module

Name

Peak
Bandwidth

DDR-200

100 MHz

200 MT/s

PC-1600

1600 MB/s

DDR-333

167 MHz

333 MT/s

PC-2700

2667 MB/s

DDR-400

200 MHz

400 MT/s

PC-3200

3200 MB/s

DDR2-667

333 MHz

667 MT/s

PC-5300

5333 MB/s

DDR2-800

400 MHz

800 MT/s

PC-6400

6400 MB/s

DDR2-1066

533 MHz

1066 MT/s

PC-8500

8533 MB/s

DDR3-1066

533 MHz

1066 MT/s

PC-8500

8533 MB/s

DDR3-1333

667 MHz

1333 MT/s

PC-10600

10667 MB/s

DDR3-1600

800 MHz

1600 MT/s

PC-12800

12800 MB/s

DDR4-3200

1600 MHz

3200 MT/s

PC-25600

25600 MB/s

 1 Transfer = 64 bits = 8 bytes of data
Computer Architecture – Chapter 5

©Fall 2017, CS

19

dce
2017

Nội dung trình bày
 Cơng nghệ và thuật ngữ liên quan đến bộ nhớ

 Tổ chức / thiết kế bộ nhớ

 Sự cần thiết phải có bộ nhớ đệm
 Phân loại bộ nhớ đệm
 Đánh giá hiệu năng của bộ nhớ đệm

Computer Architecture – Chapter 5

©Fall 2017, CS

20

dce

Tổ chức bộ nhớ

2017

2

n
địa
chỉ

Giải mã
địa chỉ

4
Địa chỉ 00 (0)
Địa chỉ 01 (1)
Địa chỉ 10 (2)

Địa chỉ 11 (3)

Giải mã
địa chỉ

2n
lựa
chọn

4 x 8 bit
Dữ liệu 8 bit

3

8

Địa chỉ 000 (0)
Địa chỉ 001 (1)
Địa chỉ 010 (2)
Địa chỉ 011 (3)
Địa chỉ 100 (4)
Địa chỉ 101 (5)
Địa chỉ 110 (6)
Địa chỉ 111 (7)

Giải mã
địa chỉ

8 x 16 bit
Dữ liệu 16 bit

byte cao byte thấp
©2010, Dr. Dinh Duc Anh Vu

Computer Architecture – Chapter 5

©Fall 2017, CS

21

21

dce

Tổ chức theo dung lượng

2017

A15 – A0

64K x 8 bit

64K x 8 bit

64K x 8 bit
2
A17
A16

4
64K x 8 bit

Giải mã
địa chỉ

Tổng cộng có 256K x 8 bit

D 7 – D0
©2010, Dr. Dinh Duc Anh Vu

Computer Architecture – Chapter 5

©Fall 2017, CS

22

22

dce

Tổ chức theo kích thước

2017

64K x 8 bit

64K x 8 bit

64K x 8 bit

64K x 8 bit

D31 – D24

D23 – D16

D15 – D8

D7 – D0

A15 – A0

Tổng cộng có 64K x 32 bit

©2010, Dr. Dinh Duc Anh Vu

Computer Architecture – Chapter 5

©Fall 2017, CS

23

23

dce

Giải mã địa chỉ bộ nhớ

2017

A12

A11

00

0000 0000

08

0000 1000

Bộ nhớ
0000

0000

07FF
0800

Bank 0

Tuyến địa chỉ
Mạch
giải mã
địa chỉ

0FFF
1000

17FF

07FF

0000
Bank 1

07FF

0000

1800
Bank 2
1FFF

07FF

0000

10

0001 0000
Bank 3

18

07FF

0001 1000
©2010, Dr. Dinh Duc Anh Vu

Computer Architecture – Chapter 5

©Fall 2017, CS

24

24

dce

Giải mã địa chỉ bộ nhớ

2017

Địa chỉ

A15

A14

A13

A12

A11